• International Journal of Control, Automation, and Systems
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• 제1권2호
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• pp.252-256
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• 2003

A biped robot should be designed to be an effective mechanical structure and have smaller hardware system if it is to be a stand-alone structure. This paper shows the design methodology of a biped robot controller using FPGA(Field Programmable Gate Array). A hardware system consists of DSP(Digital Signal Processor) as the main CPU, and FPGA as the motor controller. By using FPGA, more flexible hardware system has been achieved, and more compact and simple controller has been designed.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1988년도 한국자동제어학술회의논문집(국내학술편); 한국전력공사연수원, 서울; 21-22 Oct. 1988
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• pp.697-700
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• 1988

This paper describes the design of a hardware system for ECG feature extraction based on pipeline processor consisting of three computers. ECG data is acquisited by 12 bit A/D converter with hardware QRS triggred detector. Four diagnostic parameters-heart, axis, and ST axis, and ST segment are used for the classification and the diagnosis of arrhythmia. The functions of the main CPU were distributed and processed with three microcomputers. Therefore the effective data process and the real time process using microcomputer can be obtained. The interconnection structure consisting of two common memory units is designed to decrease the delay time caused by data transfer between processors and designed by which the delay time can be taken 1% of one clock period.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 추계학술대회 논문집 학회본부 A
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• pp.425-433
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• 1999

This paper describes a simulation model and a scaled hardware model to analyze the dynamic performance of Unified Power Flow Controller, which can flexibly adjust the active and reactive power flow through the ac transmission line. The design of control system was developed using vector control method. The results of simulation and scaled hardware test show that the developed control system works accurately. And both models are very effective to analyze the dynamic performance of the Unified Power Flow Controller.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1993년도 하계학술대회 논문집 A
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• pp.421-423
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• 1993

A real time simulation is an effective tool for use in design, performance evaluation, and testing of the vehicle dynamic system. An alternate approach is to use a computer system designed specifically to provide an integrated simulation environment in which all aspects of hardware-in-the-loop simulation task have been taken into account.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 추계학술대회
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• pp.755-758
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• 2014

본 논문에서는 고해상도를 위한 고성능 HEVC(High Efficiency Video Coding) 디블록킹 필터 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 필터링 수행시간 단축과 게이트 수 감소를 위한 효율적인 필터링 순서 및 메모리 구조를 가진다. 제안하는 필터링 순서는 전처리 단계에서 단일 포트 SRAM에 데이터를 저장할 때 발생하는 지연시간을 감소시켰고, 고해상도 영상의 실시간 처리를 위해 4단 파이프라인 구조와 10개의 메모리 구조로 설계하였다. 제안하는 메모리 구조는 단일 포트 SRAM을 접근하면서 발생하는 해저드 문제를 해결하였다. 또한 필터링 수행시간을 단축하기 위해 두개의 필터를 사용하여 병렬처리 구조로 구현하였으며, 저전력 하드웨어 구조를 위해 클록 게이팅 구조로 설계하였다. 본 논문에서 제안하는 디블록킹 필터 부호화기 하드웨어는 Verilog HDL로 설계 하였으며, TSMC $0.18{\mu}m$ CMOS 표준 셀 라이브러리를 이용하여 합성한 결과 100k개의 로직 게이트로 구현되었다. 또한, 동작 주파수는 150MHz에서 4K 해상도인 $4096{\times}2160@30$ 처리가 가능하다.

• 디자인학연구
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• 제17권4호
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• pp.119-128
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• 2004

하드웨어와 소프트웨어가 통합된 디지털 제품의 사용자 중심 디자인을 위해서는 디자이넌와 최종사용자 간의 협업을 효과적으로 지원하기 위한 연구방법이 필요하다. 또한 디자인 컨셉 개발에 직접적인 도움을 줄 수 있는 디자인 연구 방법에 대한 요구가 증대되고 있다. 본 논문에서는 이러한 문제를 해결하기 위해 협동적 디자인 기법의 활용 방안을 소개하고 디지털 제품 디자인에 활용할 수 있는 협동적 디자인 프로토타이핑 도구를 제안하였다. STCtools(State Transition Chart tools)와 하드웨어 모델링 소재, 물리적 인터페이스 툴킷으로 구성된 이 도구는 디자인초기 사용자들과 디자이너들이 함께 디지털 제품의 컨셉을 탐색하고 검토하는데 효과적으로 활용될 수 있다. STCTools 소프트웨어는 컨텐츠나 인터페이스의 기본요소인 스테이트를 만들고, 편집하고, 사용자인터페이스를 스테이트들 간의 전환을 야기하는 이벤트로 구성하고, 중간 및 최종 STC 결과를 실행하는 모듈들을 포과하나다. 디자이너와 사용자는 하드웨어 모델링 소재와 소프트웨어 통합을 위한 물리적 인터페이스 툴킷을 활용하여 디자인 초기부터 하드웨어와 소프트웨어가 통합된 상황을 함께 검토할 수 있다. 도구의 효용성과 개선점을 파악하기 위하여 테마파크 관람객을 위한 휴대용 정보기기 디자인 프로젝트의 협동적 디자인 워크숍을 수행하였다. 세 번의 워크숍에서 도구를 활용함으로써 사용자와 디자이너간의 인터랙션이 촉진되고 순환적인 아이디어 전개가 가능하다는 점을 발견하였다. STCtools의 인터페이스와 관련된 문제점들도 지적되었지만 전반적으로 참가자들은 새로운 도구가 컨셉의 제안과 구체화에 기여하는 바를 긍정적으로 평가하였다. 본 연구에서 제안된 도구는 디자이너와 타 분야의 전문가, 디자이너들 간의 협동적 디자인 도구로도 효과적으로 활용될 수 있을 것으로 기대된다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
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• pp.712-714
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• 2005

Real-time 3D visualization of large datasets imposes a distributed architecture of the rendering system and dedicated hardware for image composition. Previous work on this domain has relied on prohibitively expensive cluster systems with hardware composition done by complicated schemes. In this paper we propose a low-cost hardware compositor fur a high performance visualization cluster. We show the system's design and the results obtained using Simulink [1] for our image composition scheme.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 하계종합학술대회논문집
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• pp.815-818
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• 1998

Hardware formal verification involves the use of analytical techniques to prove that the implementation of a system confroms to the specification. The specification could be a set of properties that the system must have or it could be an alternative representation of the system behavior. We can represent our behavioral specification to be written in VHDL coding. In this paper, we proposed a new hardware design verification method. For theis method, we assumed that a verification pattern already exists and try to make an algorithm to find a place where a design error occurred. This method uses an hierarchical approach by making control flow graph(CFG) hierarchically. From the simulation, this method was turned out to be very effective that all the assumed design errors could be detected.

• 한국통신학회논문지
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• 제24권9A호
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• pp.1442-1450
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• 1999

본 논문에서는 MPEG-2 비디오 부호화기에서의 프레임 메모리 하드웨어 구현을 위한 DRAM의 효율적인 메모리 맵과 이에 따른 하드웨어 구조를 제안한다. 논문에서 제시된 메모리 맵은 DRAM 사용 시간과 대역폭을 줄임으로써 시스템의 성능을 개선할 수 있도록 설정되었고, 개발된 하드웨어는 MPEG-2 비디오 부호화기에 구성된 타모듈과 인터페이스를 위해 하드웨어는 VHDL을 이용하여 구현하였으며, $0.5\mu\textrm{m}$, VTI, ASIC 라이브러리인 camn5a3을 이용하여 합성하였다. 개발된 하드웨어에 대한 RT (register transfer) 수준 및 게이트 수준의 검증을 위해 VHDL 시뮬레이터와 로직 합성 툴을 사용하였고, 추후 성능 개선과 기능 검증을 위해서 하드웨어 에뮬레이터를 개발하였다. 구현된 하드웨어 MPEG-2의 MP@ML에서 요구하는 전송률로 데이터를 채널에 전송할 수 있도록 하였다.

• International Journal of Fuzzy Logic and Intelligent Systems
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• 제13권4호
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• pp.324-335
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• 2013

This article presents the design, control, and implementation of a small quad-rotor system under the practical limitation of being cost effective for private use, such as in the cases of control education or hobbies involving radio-controlled systems. Several practical problems associated with implementing a small quad-rotor system had to be taken into account to satisfy this cost constraint. First, the size was reduced to attain better maneuverability. Second, the main control hardware was limited to an 8-bit processor such as an AVR to reduce cost. Third, the algorithms related to the control and sensing tasks were optimized to be within the computational capabilities of the available processor within one sampling time. A small quad-rotor system was ultimately implemented after satisfying all of the above practical limitations. Experimental studies were conducted to confirm the control performance and the operational abilities of the system.