• 한국전자통신학회논문지
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• 제11권2호
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• pp.159-164
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• 2016

무선통신시스템은 한정된 에너지를 갖는 배터리를 사용하기 때문에 저전력 회로로 구현되어야 하며, 이를 위하여 주파수와 상관없이 일정한 전력을 나타내는 전류모드 회로가 연구되어왔다. 본 논문에서는 초저전력 동작이 가능하도록 Dynamic Voltage Scaling 전원을 유도하며, 전류모드 신호처리 중 메모리 동작에서 저장된 에너지가 누설되는 Clock-Feedthrough 문제를 최소화하는 전류메모리 회로를 제안한다. $0.35{\mu}m$ 공정의 BSIM3 모델로 Near-threshold 영역의 전원 전압을 사용한 시뮬레이션을 진행한 결과, 1MHz의 스위칭 동작에서 $2{\mu}m$의 메모리 MOS Width, $0.3{\mu}m$의 스위치 MOS Width, $13{\mu}m$의 Dummy MOS Width로 설계할 때, Clock-Feedthrough의 영향을 최소화시킬 수 있었으며 1.2V의 Near-threshold 전원전압에서 소비전력은 $3.7{\mu}W$가 계산되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권1호
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• pp.1-7
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• 2009

This paper describes design of high energy efficiency 32 bit parallel processor core using instruction-levels data gating and dynamic voltage scaling (DVS) techniques. We present instruction-levels data gating technique. We can control activation and switching activity of the function units in the proposed data technique. We present instruction-levels DVS technique without using DC-DC converter and voltage scheduler controlled by the operation system. We can control powers of the function units in the proposed DVS technique. The proposed instruction-levels DVS technique has the simple architecture than complicated DVS which is DC-DC converter and voltage scheduler controlled by the operation system and a hardware implementation is very easy. But, the energy efficiency of the proposed instruction-levels DVS technique having dual-power supply is similar to the complicated DVS which is DC-DC converter and voltage scheduler controlled by the operation system. We simulate the circuit simulation for running test program using Spectra. We selected reduced power supply to 0.667 times of the supplied power supply. The energy efficiency of the proposed 32 bit parallel processor core using instruction-levels data gating and DVS techniques can improve about 88.4% than that of the 32 bit parallel processor core without using those. The designed high energy efficiency 32 bit parallel processor core can utilize as the coprocessor processing massive data at high speed.

• Journal of information and communication convergence engineering
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• 제18권4호
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• pp.222-229
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• 2020

Recent multi-core processors for smart devices use per-core dynamic voltage and frequency scaling (DVFS) that enables independent voltage and frequency control of cores. However, because the conventional task scheduler was originally designed for per-core DVFS disabled processors, it cannot effectively utilize the per-core DVFS and simply allocates tasks evenly across all cores to core utilization with the same CPU frequency. Hence, we propose a novel task scheduler to effectively utilize percore DVFS, which enables each core to have the appropriate frequency, thereby improving performance and decreasing energy consumption. The proposed scheduler classifies applications into two types, based on performance-sensitivity and allows a performance-sensitive application to have a dedicated core, which maximizes core utilization. The experimental evaluations with a real off-the-shelf smart device showed that the proposed task scheduler reduced 13.6% of CPU energy (up to 28.3%) and 3.4% of execution time (up to 24.5%) on average, as compared to the conventional task scheduler.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.96-104
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• 2009

일반적인 동적 전압 조절(dynamic voltage scaling)의 가정과는 다르게 실제 시스템에 있어서는 응용 프로그램의 성능이 프로세서의 동작 속도에 정비례하지 않는다. 본 연구에서는 응용 프로그램의 성능과 동작 속도의 관계를 실측을 통하여 수치화하여 응용 프로그램의 특성을 모델링하고 각기 다른 응용 프로그램 특성 계수를 갖는 태스크 집합에 적합한 스케줄링 기법을 제시하였다. 또한, 모든 태스크의 단위 수행시간 변화에 따른 에너지의 변화량이 동일해야 에너지 최적이 된다는 해석적인 정리를 제시하였다. 본 연구에서 제시하는 스케줄링 기법은 이러한 해석적 정리에 기반을 두기 때문에 항상 각 태스크에 시스템 에너지 최적이 되는 조절비를 제시한다. 합성 태스크 집합을 이용한 실험결과에서 기존 연구 대비 약 7%의 추가적인 에너지 절감 효과를 얻을 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.854-857
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• 2015

반도체 기술의 발전으로 시스템-온-칩(SoC : System-on-Chip) 내에 집적되는 소자의 수가 기하급수적으로 증가함에 따라 에너지 감소 기술은 매우 중요한 과제가 되었다. 다양한 저전력 기술 중에서도 동적 전압 주파수 스케일링(Dynamic Voltage and Frequency Scaling)은 가장 대표적인 저전력 기술 중 하나이다. 올바른 DVFS의 구현을 위해서는 복잡한 DC-DC 변환기와 PLL이 필요로 하게 되며, 이런 특성을 정확하게 이해하고 그로 인해 발생하는 오버헤드(overhead)를 반드시 고려해야 한다. 본 논문에서는 MPSoC에서 변환 오버헤드를 최소화하는 전압 선택 알고리즘을 제안한다. 실험을 통해 제안하는 방법은 성능을 유지한 채 에너지 소모 및 변환 오버헤드 감소를 보여준다.

• 한국콘텐츠학회논문지
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• 제7권1호
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• pp.83-93
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• 2007

본 논문에서는 주기적으로 생성(release)되는 주기성 태스크(Periodic Task)들과 산발적으로 생성되는 산발성 태스크(Sporadic Task)들이 혼합된 실시간 시스템을 위한 전력관리 스케줄링 기법을 제안한다. 각각의 태스크는 최소주기, 최악수행요구시간과 마감시간 등으로 정의된다. 본 논문에서 제안한 동적 전압조정(Dynamic Voltage Scaling : DVS) 알고리즘인 DVSMT(DVS for mixed tasks)는 태스크의 실시간 마감시간을 보장하면서 작업이 종료됐을 때, 수행하는 동안 사용한 사이클 중 다른 태스크들이 할당한 수행 사이클을 자신의 마감시간까지 온라인 상태에서 균등 분배함으로써 공급전압(또한 동작 주파수)을 동적으로 조정한다. 이러한 기법으로 더 많은 에너지를 절감할 수 있다. 제안한 알고리즘은 실시간 운영체제에 쉽게 통합될 수 있기 때문에 제한된 배터리 전력을 이용하는 휴대용 기기 및 센서망 노드 등에 적용할 수 있다. 시뮬레이션 결과들은 DVSMT가 주기성 태스크들로만 구성된 시스템과 주기성 태스크들 및 산발성 태스크들이 혼합된 시스템에서 기존의 알고리즘보다 대략 60% 까지 에너지가 절감됨을 보였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제15권11호
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• pp.801-805
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• 2009

하드웨어 기반 동적 전압 및 주파수 제어 시스템은 전역 비동기 지역 동기 시스템 설계 방식을 이용하여 동종의 멀티 코어 혹은 이종의 멀티 코어 시스템을 저전력으로 설계하기 위한 핵심 기술 중의 하나이다. 본 논문에서 하드웨어 기반 동적 주파수 제어 시스템의 FPGA 프로토타입 설계를 위해서 동적 주파수 제어기를 제안하고, 이를 FIFO 기반 멀티코어를 이용한 소프트웨어 정의 무선 설계와 네트워크 온 칩 기반의 하드웨어 HPEG2 인코더 설계에 적용하였다. 기존의 단일 주파수 시스템에 비해서 소프트웨어 정의 무선 설계의 경우 성능이 5.9% 하락하였지만, 전력소모는 78% 감소하였다. MPEG2 인코더 설계의 경우에 성능은 0.36% 하락하고 전력소모는 29.1% 감소하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2010년도 춘계학술발표대회
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• pp.75-77
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• 2010

실시간 환경에서 저전력 설계의 효율적인 방법으로 동적 전압 조절 기법(Dynamic Voltage Scaling)이 있다. 동적 전압 조절 기법의 성능을 올리기 위하여 정확한 작업 시간의 예측이 필수적이며, 많은 예측 필터들이 이를 위하여 사용되었다. 하지만 각 예측 필터들은 여러 가지 다른 상황에 대하여 모두 적절하게 처리하는데 한계를 가지고 있다. 이 논문에서는 여러 가지 다른 예측필터들의 상황 별 성능을 분석하고 이를 바탕으로 동적으로 상황에 따라 예측 필터를 변화시키며 항상 최적의 성능을 가지는 새로운 예측 방법을 제안하였다. 또한 MPEG 환경에서의 시뮬레이션을 통하여 제안한 방법이 모든 상황에서 다른 예측 필터들에 비하여 높은 성능을 보이는 것을 확인할 수 있었다.

• Journal of Information Processing Systems
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• 제5권4호
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• pp.175-186
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• 2009

Power consumed by modern computer systems, particularly servers in data centers has almost reached an unacceptable level. However, their energy consumption is often not justifiable when their utilization is considered; that is, they tend to consume more energy than needed for their computing related jobs. Task scheduling in distributed computing systems (DCSs) can play a crucial role in increasing utilization; this will lead to the reduction in energy consumption. In this paper, we address the problem of scheduling precedence-constrained parallel applications in DCSs, and present two energy- conscious scheduling algorithms. Our scheduling algorithms adopt dynamic voltage and frequency scaling (DVFS) to minimize energy consumption. DVFS, as an efficient power management technology, has been increasingly integrated into many recent commodity processors. DVFS enables these processors to operate with different voltage supply levels at the expense of sacrificing clock frequencies. In the context of scheduling, this multiple voltage facility implies that there is a trade-off between the quality of schedules and energy consumption. Our algorithms effectively balance these two performance goals using a novel objective function and its variant, which take into account both goals; this claim is verified by the results obtained from our extensive comparative evaluation study.

• Journal of Computing Science and Engineering
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• 제6권2호
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• pp.79-88
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• 2012

Power continues to be a driving force in central processing units (CPU) design. Most of the advanced breakthroughs in power have been in a realm that is applicable to workstation CPUs. Advanced power management systems will manage temperature, dynamic voltage scaling and dynamic frequency scaling in a CPU. The use of power management systems for microcontrollers and embedded CPUs has been modest, and mostly focuses on very large scale integration (VLSI) level optimizations compared to system level optimizations. In this paper, a dynamic frequency controlling (DFC) technique is introduced, to lay the foundation of a system level power management system for commercial microcontrollers. The DFC technique allows a commercial microcontroller to have minor modifications on both the hardware and software side, to allow the clock frequency to change to save power; results in this study show a 10% savings. By adding an additional layer of software abstraction at the interrupt level, the microcontroller can operate without having knowledge of the current clock frequency, and this can be accomplished without having to use an embedded operating system.