• 한국전자통신학회논문지
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• 제11권1호
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• pp.29-36
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• 2016

최근 들어 양자 논리 회로의 저비용 실현 가능성을 가진 $NCV-{\mid}v_1$ >라이브러리라 불리는 새로운 종류의 양자 게이트가 주목을 받고 있다. $NCV-{\mid}v_1$ > MCT 게이트는 입력부에 타깃 입력을 제어하는 $CV-{\mid}v_1$ > 게이트와 정크 비트 제거를 위한 수반 게이트의 종속 AND 구조를 갖는다. 본 논문은 $NCV-{\mid}v_1$ >라이브러리에 대응하는 대칭적 쌍대 특성을 갖는 $NCV^{\dag}-{\mid}v_1$ >라이브러리라 불리는 새로운 게이트를 제안한다. 새로운 $NCV^{\dag}-{\mid}v_1$ >라이브러리는 특정 조건에서 OR 논리로 작동한다. $NCV-{\mid}v_1$ >라이브러리와 $NCV^{\dag}-{\mid}v_1$ >라이브러리를 함께 사용하면 MPMCT 게이트와 SOP 및 POS형 양자논리 회로의 저비용 실현이 가능하며, 순방향과 역방향 연산에 대한 상이한 연산 속성 때문에 듀얼 게이트 성질이 기대된다.

• 방송공학회논문지
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• 제23권5호
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• pp.606-613
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• 2018

본 연구는 대규모 영상처리를 위한 메모리 확장을 위한 외장 메모리 확장장치 구현에 관련된 내용으로, 이는 영상처리를 위한 그래픽 워크스테이션에 장착되는 PCI(Peripheral Component Interconnect) Express Gen3 x8 인터페이스를 가지는 외장 메모리 어댑터 카드와 외장 DDR(Dual Data Rate) 메모리로 구성된 외장 메모리 보드로 구성되며, 메모리 어댑터 카드와 외장 메모리 보드간의 연결은 광 인터페이스를 통하여 이루어진다. 외장 메모리 억세스를 위해서는 Programmable I/O 방식과 DMA(Direct Memory Access) 방식을 모두 사용할 수 있도록 하여 영상 데이터의 효율적 송수신이 이루어지도록 하였다. 본 연구 결과의 구현은 Altera Stratix V FPGA(Field Programmable Gate Array)와 40G 광 트랜시버가 장착된 보드를 사용하였으며, 1.6GB/s의 대역폭 성능을 보여주고 있다. 이는 4K UHD(Ultra High Definition) 영상 한 채널을 담당할 수 있는 규모이다. 향후 본 연구를 계속 진행하여 3GB/s 이상 대역폭을 보이는 연구결과를 보일 예정이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.84-87
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• 2010

본 논문에서는 power management IC에 사용되는 아날로그 트리밍용 antifuse OTP 셀을 제작하였다. VPP (=7V)와 VNN (=-5V)의 Dual program voltage를 이용하는 antifuse OTP 셀은 antifuse 양단에 hard breakdown 이상의 전압을 인가하여 thin gate oxide를 breakdown시킨다. $0.18{\mu}m$ BCD 공정을 이용하여 제작된 antifuse OTP 셀의 면적은 $48.01{\mu}m^2$으로 eFuse OTP 셀 면적의 44.6% 수준이다. 20개의 테스트 패턴을 측정한 결과 프로그램 후 antifuse의 저항은 수 $k{\Omega}$ 이하로 양호하게 측정되었다.

• 전기전자학회논문지
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• 제19권2호
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• pp.265-270
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• 2015

본 논문에서는 높은 홀딩 전압을 갖는 SCR(silicon-controlled rectifier)기반 양 방향성 ESD 보호회로를 제안하였다. 일반적인 ESD 보호회로와 달리 양방향의 ESD Stress mode의 방전경로를 제공하며 높은 홀딩전압으로 latch-up면역 특성을 갖어 효과적인 ESD보호를 제공한다. 또한, 높은 홀딩전압을 위한 설계변수인 Gate Length와 N+bridge Length의 길이 변화에 따른 시뮬레이션을 Synopsys사의 TCAD 시뮬레이터를 사용하여 확인 하였다. 시뮬레이션 결과 2.1V에서 6.5V까지 홀딩 전압의 증가로 latch-up 면역 특성을 개선 하였으며, 기존 SCR보다 6.5V의 낮은 트리거 전압특성을 갖고 있어 제안된 ESD 보호 회로는 5V 이상의 공급전압을 갖는 application에 적용 가능하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.261-264
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• 2005

This paper presents the design of a down-conversion mixer with built-in active balun integrated in a $0.25\;{\mu}m$ pHEMT process. The active balun consists of series-connected common-gate FET and common-source FET. The designed balun achieved broadband characteristics by optimizing gate-width and bias condition for the reduction in parasitic effect. From DC to more than 6GHz, the active balun shows the phase error of less than 3 degree and the gain error of less than 0.4 dB. A single-balanced down-conversion mixer with built-in broadband active balun has been designed with optimum width, load resistor and bias for conversion gain and without any matching component for broadband operating. The designed mixer whose size of including on-chip bias circuit is $1\;mm{\times}1\;mm$ shows the conversion gain of better than 7 dB from 2 GHz to 6 GHz and $P_{1dB}$ of -10 dBm at 5.8 GHz

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.281.2-281.2
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• 2016

Two-dimensional van der Waals (2D vdWs) materials have been extensively studied for future electronics and materials sciences due to their unique properties. Among them, black phosphorous (BP) has shown infinite potential for various device applications because of its high mobility and direct narrow band gap (~0.3 eV). In this work, we demonstrate a few-nm thick BP-based nonvolatile memory devices with an well-known poly(vinylidenefluoride-trifluoroethylene) [P(VDF-TrFE)] ferroelectric polymer gate insulator. Our BP ferroelectric memory devices show the highest linear mobility value of $1159cm^2/Vs$ with a $10^3$ on/off current ratio in our knowledge. Moreover, we successfully fabricate the ferroelectric complementary metal-oxide-semiconductor (CMOS) memory inverter circuits, combined with an n-type $MoS_2$ nanosheet transistor. Our memory CMOS inverter circuits show clear memory properties with a high output voltage memory efficiency of 95%. We thus conclude that the results of our ferroelectric memory devices exhibit promising perspectives for the future of 2D nanoelectronics and material science. More and advanced details will be discussed in the meeting.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.248-248
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• 2010

CMOS 축소화가 32nm node를 넘어서 지속적으로 진행되기 위하여 FinFET, Surround Gate and Tri-Gate와 같은 Fully Depleted 3-Dimensional 소자들이 SCE를 다루기 위해서 많이 제안되어 왔다. 하지만 소자의 축소화를 진행함에 있어서 좁고 균일한 patterning을 형성하는 것과 동시에 낮은 Extension Region과 Contact Region에서의 Series Resistance을 제공하여야 하고 Source/Drain Contact Formation을 확보하여야 한다. 그리고 소자의 축소화가 진행됨으로써 Silicide의 응집현상과 Source/Drain Junction의 누설전류에 대한 허용범위가 점점 엄격해지고 있다. ITRS 2005에 따르면 32nm CMOS에서는 Contact Resistivity가 대략 $2{\times}10-8{\Omega}cm2$이 요구되고 있다. 또한 Three Dimensional 소자에서는 Fin Corner Effect가 Channel Region뿐만 아니라 S/D Region에서도 중대한 영향을 미치게 된다. 따라서 본 논문에서 제시하는 Novel S/D Contact Formation 기술을 이용하여 Self-Aligned Dual/Single Metal Contact을 이루어Patterning에 대한 문제점 해결과 축소화에 따라 증가하는 Contact Resistivity 문제점을 해결책을 제시하고자 한다. 이를 검증하기3D MOSFET제작하고 본 기술을 적용하고 검증한다. 또한 Normal Doping 구조를 가진3D MOSFET뿐만 아니라 SCE를 해결하기 위해서 대안으로 제시되고 있는 SB-MOSFET을 3D 구조로 제작하고, 이 기술을 적용하여 검증한다. 그리고 Silvaco simulation tool을 이용하여 S/D에 Metal이 Contact을 이루는 구조가 Double type과 Triple type에 따라 Contact Resistivity에 미치는 영향을 미리 확인하였고 이를 실험으로 검증하여 소자의 축소화에 따라 대두되는 문제점들의 해결책을 제시하고자 한다.

• ETRI Journal
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• 제29권3호
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• pp.363-370
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• 2007

In this paper, we propose a flexible turbo decoding algorithm for a high order modulation scheme that uses a standard half-rate turbo decoder designed for binary quadrature phase-shift keying (B/QPSK) modulation. A transformation applied to the incoming I-channel and Q-channel symbols allows the use of an off-the-shelf B/QPSK turbo decoder without any modifications. Iterative codes such as turbo codes process the received symbols recursively to improve performance. As the number of iterations increases, the execution time and power consumption also increase. The proposed algorithm reduces the latency and power consumption by combination of the radix-4, dual-path processing, parallel decoding, and early-stop algorithms. We implement the proposed scheme on a field-programmable gate array and compare its decoding speed with that of a conventional decoder. The results show that the proposed flexible decoding algorithm is 6.4 times faster than the conventional scheme.

• 전기전자학회논문지
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• 제15권2호
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• pp.164-170
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• 2011

본 논문에서는 기존 LIGBT의 컬렉터와 에미터 사이에 추가적으로 에미터를 형성한 이중-에미터 구조의 LIGBT를 제안한다. 이중-에미터 LIGBT 구조는 추가된 에미터에 의해 향상된 래치-업 전류밀도, 순방향 전압강하와 빠른 턴-온 시간을 갖는다. 시뮬레이션 결과 이중-에미터 LIGBT 구조는 기존 LIGBT 구조보다 향상된 순방향 전압강하(1.05V), 높은 래치-업 전류($2.5{\times}10^3\;A/{\mu}m^2$), 빠른 턴-온 시간(7.4us)을 가짐을 확인 한다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2003년도 춘계전력전자학술대회 논문집(2)
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• pp.491-494
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• 2003

This paper presents a new conceptual electromagnetic induction eddy current-based stainless steel plate spiral type heater for heat exchanger or Dual Packs Heater in hot water producer, boiler steamer and super heated steamer, which is more suitable and acceptable for new generation consumer power applications. In addition, all active clamped edge resonant PWM high frequency inverter using trench gate IGBTs power module can operate under a principle oi zero voltage soft communication with PWM is developed and demonstrated for a high efficient Induction heated hot water producer and boiler in the consumer power applications. This consumer induction heater power appliance using active clamp soft switching PWM high frequency inverter is evaluated and discussed on the basis of the simulation and experimental results.