• JSTS:Journal of Semiconductor Technology and Science
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• 제14권6호
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• pp.802-809
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• 2014

This paper presents a dual-mode bias modulator (BM) for complementary metal oxide semiconductor (CMOS) power amplifiers (PAs). The BM includes a hybrid buck converter and a normal buck converter for an envelope tracking (ET) mode for high output power and for an average power tracking (APT) mode for low output power, respectively. The dual-mode BM and CMOS PA are designed using a $0.18-{\mu}m$ CMOS process for the 1.75 GHz band. For the 16-QAM LTE signal with a peak-to-average power ratio of 7.3 dB and a bandwidth of 5 MHz, the PA with the ET mode exhibited a poweradded efficiency (PAE) of 39.2%, an EVM of 4.8%, a gain of 19.0 dB, and an adjacent channel leakage power ratio of -30 dBc at an average output power of 22 dBm, while the stand-alone PA has a PAE of 8% lower at the same condition. The PA with APT mode has a PAE of 21.3%, which is an improvement of 13.4% from that of the stand-alone PA at an output power of 13 dBm.

• 대한전자공학회논문지TC
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• 제49권2호
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• pp.72-75
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• 2012

본 논문에서는 무선전력전송을 위한 고효율 DC-AC 변환 회로를 구현하였다. DC-AC 변환 회로는 발진기와 전력증폭기를 결합시켜 구현하였다. 전력증폭기의 전력 효율은 무선전력전송 송신 시스템의 효율에 크게 영향을 주기 때문에 Class-E 증폭구조를 이용하여 고효율 전력증폭기를 구현하였다. 또한, 전력증폭기의 입력 단에 연결되는 발진기의 출력 전력이 작기 때문에 높은 출력의 DC-AC 변환 회로를 구현하기 위하여 구동 증폭기를 이용한 고이득 이단 전력증폭기를 구현하였다. 고이득 고효율 이단 Class-E 전력증폭기의 입력 단에 발진기를 연결하여 고효율 DC-AC 변환 회로를 구현하였다. 13.56MHz의 2차, 3차 고조파 성분을 억제하기 위해 이중대역 저지 필터를 설계하여 결합하였다. DC-AC 변환 회로의 출력 전력과 변환 효율은 13.56 MHz에서 40 dBm과 80.2 %이다.

• 전기전자학회논문지
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• 제18권4호
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• pp.586-592
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• 2014

본 논문에서는 DT-CMOS(Dynamic Threshold voltage Complementary MOSFET) 스위칭 소자를 사용한 DC-DC Buck 컨버터를 제안하였다. 높은 효율을 얻기 위하여 PWM 제어방식을 사용하였으며, 낮은 온 저항을 갖는 DT-CMOS 스위치 소자를 설계하여 도통 손실을 감소시켰다. 제안한 Buck 컨버터는 밴드갭 기준 전압 회로, 삼각파 발생기, 오차 증폭기, 비교기, 보상 회로, PWM 제어 블록으로 구성되어 있다. 삼각파 발생기는 전원전압(3.3V)부터 접지까지 출력 진폭의 범위를 갖는 1.2MHz의 주파수를 생성하며, 비교기는 2단 증폭기로 설계되었다. 그리고 오차 증폭기는 70dB의 이득과 $64^{\circ}$의 위상여유를 갖도록 설계하였다. 또한 제안한 Buck 컨버터는 current-mode PWM 제어회로와 낮은 온 저항을 갖는 스위치를 사용하여 100mA의 출력 전류에서 최대 95%의 효율을 구현하였으며, 1mA 이하의 대기모드에도 높은 효율을 구현하기 위하여 LDO 레귤레이터를 설계하였으며, 또한 2개의 IC 보호 회로를 내장하여 신뢰성을 확보하였다.

• 한국인터넷방송통신학회논문지
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• 제14권1호
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• pp.119-124
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• 2014

본 논문에서는 한 보드에서 GPS/GLONASS 대역을 이용하여 컨테이너의 위치정보를 확인 할 수 있고, 위치 정보를 실시간으로 이동통신망으로 전송 할 수 있는 GSM/WCDMA 대역의 안테나를 설계하였다. GPS(1.575.42MHz)와 GLONASS(1.602MHz) 듀얼 대역을 지원하는 마이크로스트립 패치 안테나를 최적화하였고, 안테나의 크기는 $25{\times}25{\times}5[mm]$이다. GSM(824-960MHz)와 WCDMA(1970-2170MHz) 이중대역을 지원하는 칩 모노폴 안테나를 최적화 하였고, 안테나의 크기는 $27{\times}8{\times}3.2[mm]$이다. 위성 수신레벨을 증폭하기 위해 2단 저잡음 증폭기(LNA)를 설계하였고. LNA 이득은 27[dB]이다. 안테나의 측정지그의 크기는 $100{\times}30{\times}1[mm]$이다.

• 전기전자학회논문지
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• 제23권3호
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• pp.917-924
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• 2019

This paper presents a wideband low noise amplifier (LNA) that is suitable for LTE-Advanced and 5G communication standards employing carrier aggregation (CA). The proposed LNA encompasses a common input stage and a dual output second stage with a buffer at each distinct output. This architecture is targeted to operate in both intra-band (contiguous and non-contiguous) and inter-band CA. In the proposed design, the input and second stages employ a gm enhancement with resistive feedback technique to achieve self-biasing, enhanced gain, wide bandwidth as well as reduced noise figure of the proposed LNA. An up/down power controller controls the single input single out (SISO) and single input multiple outputs (SIMO) modes of operation for inter-band and intra-band operations. The proposed LNA is designed with a 45nm CMOS technology. For SISO mode of operation, the LNA operates from 0.52GHz to 4.29GHz with a maximum power gain of 17.77dB, 2.88dB minimum noise figure and input (output) matching performance better than -10dB. For SIMO mode of operation, the proposed LNA operates from 0.52GHz to 4.44GHz with a maximum voltage gain of 18.30dB, a minimum noise figure of 2.82dB with equally good matching performance. An $IIP_3$ value of -6.7dBm is achieved in both SISO and SIMO operations. with a maximum current of 42mA consumed (LNA+buffer in SIMO operation) from a 1.2V supply.

• 한국인터넷방송통신학회논문지
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• 제15권2호
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• pp.175-180
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• 2015

본 논문에서는 GPS/GLONASS 수신용 소형 액티브 안테나를 제안하였다. GPS(1.575.42MHz)와 GLONASS(1.602MHz) 듀얼 대역을 지원하는 마이크로스트립 패치 안테나를 최적화하였고, 안테나의 크기는 $13{\times}13{\times}3.6mm$이다. 제안한 안테나 특성 확인을 위하여 지그 크기 변화를 주었고, 패치안테나의 급전 간격을 조정하였고, LNA 쉴드 케이스 유무에 따른 변화로 확인하였다. 안테나 지그의 크기는 $65.6{\times}13{\times}0.8mm$이다. GPS 대역의 최대 이득은 3.78dBi이고, GLONASS 대역의 최대 이득은 4dBi이다. 위성 수신레벨을 증폭하기 위한 저잡음 증폭기는 1단 LNA를 설계하였다. LNA 칩은 BGA715N7를 이용하였고, LNA 이득은 19.9dB이다. 시뮬레이션과 측정 데이터를 비교 분석한 결과 GPS/GLONASS 수신용 소형 액티브 안테나의 실용화 가능성을 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.47-54
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• 2006

본 논문에서는 초광대역 통신시스템 응용을 위한 이중채널 6b 1GS/s A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 IGS/s의 신호처리속도에서 전력, 칩 면적 및 정확도를 최적화하기 위해 인터폴레이션 기반의 6b 플래시 ADC 회로로 구성되며, 입력 단에 광대역 열린 루프 구조의 트랙-앤-홀드 증폭기를 사용하였으며, 넓은 입력신호범위를 처리하기 위한 이중입력의 차동증폭기와 함께 래치 단에서의 통상적인 킥-백 잡음 최소화기법 등을 적용한 비교기를 제안하였다. 또한, CMOS 기준 전류 및 전압 발생기를 온-칩으로 집적하였으며, 디지털 출력에서는 새로운 버블 오차 교정회로를 제안하였다. 본 논문에서 제안하는 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 1GS/s의 동작속도에서 SNDR 및 SFDR은 각각 최대 30dB, 39dB를 보이며, 측정된 시제품 ADC의 DNL 및 INL은 각각 1.0LSB, 1.3LSB 수준을 보여준다. 제안하는 이중채널 ADC의 칩 면적은 $4.0mm^2$이며, 측정된 소모 전력은 1.8V 전원 전압 및 1GS/s 동작속도에서 594mW이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 추계학술대회 논문집 전기물성,응용부문
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• pp.141-142
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• 2006

본 논문에서는 단일 FET를 이용하여 900MHz/2.14GHz 이중 대역 고효율 도허티 전력증폭기 설계 구현을 하였다. 이중대역 도허티 전격증폭기의 출력전력은 900MHz 에서 35.91dBm, 2.14GHz에서 35.91 dBm의 출력을 얻었으며, 전력부가효율은 900MHz에서 40.32%, 2.14GHz에서는 40.47%의 효율을 획득 하였다. 또한 본 논문에서 단 하나의 능등소자를 이용하여 최대한의 출력전력을 얻기 위하여 최대 전력정합법을 사용하였으며 그 결과 이중대역 전력증폭기를 구현할 수 있었다.

• 한국음향학회지
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• 제31권7호
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• pp.480-486
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• 2012

음향 변환기용 외부 회로를 구성할 때, 파워 앰프의 내부저항이 매우 작은 경우 정합 회로를 구성하기 보다는 부하측의 역률을 개선하는 것을 선호 한다. 기존 연구의 결과를 살펴 보면 광대역에서 최대 파워를 전달하게 하는 정합회로를 구하는 방법을 많이 연구되어 왔으나, 두 개의 공진점을 갖는 광대역 전기 음향 변화기에 적용할 만한 광대역 역률 개선용 튜닝 회로를 구성하는 방법은 논문화된 결과는 드물다. 본 논문에서는 기존의 정합회로 설계에서 사용하는 체비세프 설계법을 기본으로 하여, 좀 더 낫은 결과를 가질 수 있도록 하는 복합 최적화 과정을 제안한다.

• 한국통신학회논문지
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• 제38B권12호
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• pp.967-975
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• 2013

수중용 전기 음향 변환기용 외부 회로를 구성할 때, 파워 앰프의 내부저항이 매우 작은 경우 정합 회로를 구성하기 보다는 부하측의 역률을 개선하는 것을 선호 한다. 기존 연구의 결과를 살펴보면 광대역에서 최대 파워를 전달하게 하는 정합회로를 구하는 방법을 많이 연구되어 왔으나, 두 개의 공진점을 갖는 수중용 광대역 전기 음향 변화기에 적용할 만한 광대역 역률 개선 튜닝 회로를 구성하는 방법은 논문화된 결과는 드물다. 본 논문에서는 기존의 정합회로 설계에서 사용하는 체비세프 설계법을 기본으로 하여, 좀 더 낫은 결과를 가질 수 있도록 하는 복합 최적화 과정을 바탕으로 역률 개선 회로를 설계하고 이를 실험을 통하여 역율 개선을 확인한다.