• 한국전자통신학회논문지
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• 제9권7호
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• pp.761-766
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• 2014

본 연구는 1 V 미만 전원 전압에서 동작 가능한 직렬공진 바렉터 통합형 평형 공통 게이트 콜피츠 전압제어 발진기와 직렬공진 바렉터 통합형 평형 공통 드레인 콜피츠 전압제어 발진기의 탱크회로에서 나타나는 발진전압에 대한 해석적 연구를 수행하고 이를 시뮬레이션에 의해 확인한다. 해석적 연구의 결과는 직렬공진 바렉터 통합형 평형 공통 게이트 콜피츠 전압제어 발진기가 직렬공진 바렉터 통합형 평형 공통 드레인 콜피츠 전압제어 발진기보다 더 큰 발진전압을 탱크회로에 유도할 수 있으며 따라서 저 위상 잡음 발진에 보다 더 적합한 발진기임을 밝혀준다.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.21-27
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• 2009

본 연구에서는 고온에서 Schottky barrier SOI nMOS 및 pMOS의 전류-전압 특성을 분석하기 위해서 Er 실리사이드를 갖는 SB-SOI nMOSFET와 Pt 실리사이드를 갖는 SB-SOI pMOSFET를 제작하였다. 게이트 전압에 따른 SB-SOI nMOS 및 pMOS의 주된 전류 전도 메카니즘을 온도에 따른 드레인 전류 측정 결과를 이용하여 설명하였다. 낮은 게이트 전압에서는 온도에 따라 열전자 방출 및 터널링 전류가 증가하므로 드레인 전류가 증가하고 높은 게이트 전압에서는 드리프트 전류가 감소하여 드레인 전류가 감소하였다. 고온에서 ON 전류가 증가하지만 드레인으로부터 채널영역으로의 터널링 전류 증가로 OFF 전류가 더 많이 증가하게 되므로 ON/OFF 전류비는 감소함을 알 수 있었다. 그리고 SOI 소자나 bulk MOSFET 소자에 비해 SB-SOI nMOS 및 pMOS의 온도에 따른 문턱전압 변화는 작았고 subthreshold swing은 증가하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.355-355
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• 2010

We studied the dependence of the performance of schottky barrier metal-oxide-field effect transistors(SB MOSFETs) on the work function of source/drain metals. A strong impact of the various work functions and the light wavelengths on the transistor characteristics is found and explained using experimental data. We used an insulator of a high thickness (100nm) and back gate issues in SOI substrate, subthreshold swing was measured to 300~400[mV/dec] comparing with a ideal subthreshold swing of 60[mV/dec]. Excellent characteristics of Al/Si was demonstrated higher on/off current ratios of ${\sim}10^7$ than others. In addition, extensive photoresponse analysis has been performed using halogen and deuterium light sources(200<$\lambda$<2000nm).

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권1호
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• pp.1-11
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• 2004

A FinFET, a novel double-gate device structure is capable of scaling well into the nanoelectronics regime. High-performance CMOS FinFETs , fully depleted silicon-on-insulator (FDSOI) devices have been demonstrated down to 15 nm gate length and are relatively simple to fabricate, which can be scaled to gate length below 10 nm. In this paper, some of the key elements of these technologies are described including sub-lithographic pattering technology, raised source/drain for low series resistance, gate work-function engineering for threshold voltage adjustment as well as metal gate technology, channel roughness on carrier mobility, crystal orientation effect, reliability issues, process variation effects, and device scaling limit.

• 한국지반공학회:학술대회논문집
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• 한국지반공학회 1992년도 가을학술발표회 논문집
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• pp.75-86
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• 1992

The elevation of reclamation work in the coastal area for the industrial complex is determined through the investigation and review of marine conditions, drainage plan and fill materials. The embankment to be constructed with crushed stone on the soft soil should be safe against the wave force, immediate and long term consolidation settlement, overturning and sliding due to self-weight and other forces. Because of lack of fill material from the borrow pit, the soft marine clay to be dredged shall be used as the reclamation material. And Paper Drain Board is used as the improvement method for the deep soft clay strata.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2009년도 9th International Meeting on Information Display
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• pp.1197-1199
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• 2009

Self-alignment for the fabrication of printed thin film transistors has become of great interest because of the resolution and registration limits of printing technologies. In this work, self-patterning and selfregistration processes are introduced, which do not need surface energy patterning and the resulting minimum gate channel length could be down to $11.2{\mu}m$ with the sheet resistance of 2.6 ${\Omega}/{\square]$ for the source and drain electrodes.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2007년도 7th International Meeting on Information Display 제7권1호
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• pp.841-844
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• 2007

In this paper, a vertical block mura, which massively occurred in the LCD products, was investigated extensively by various methods, source drain (SD) line shift is found out to be one of the key reasons. This work to some extent, establishes theoretic hypothesis for further research and solutions similar issues.

• 한국정보통신학회논문지
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• 제21권1호
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• pp.82-89
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• 2017

본 연구에서는 소스 및 드레인 전극 재료에 따른 소자 열화를 분석하기 위해 Ni, Al, 및 ITO를 소스 및 드레인 전극 재료로 사용하여 InGaZnO 박막 트랜지스터를 제작하였다. 전극 재료에 따른 소자의 전기적 특성을 분석한 결과 Ni 소자가 이동도, 문턱전압 이하 스윙, 구동전류 대 누설전류 비율이 가장 우수하였다. 소스 및 드레인 전극 재료에 따른 소자 열화 측정결과 Al 소자의 열화가 가장 심한 것을 알 수 있었다. InGaZnO 박막 트랜지스터의 소자 열화 메카니즘을 분석하기 위하여 채널 폭과 스트레스 드레인 전압을 다르게 하여 문턱전압 변화를 측정하였다. 그 결과 채널 폭이 넓을수록 또 스트레스 드레인 전압이 높을수록 소자 열화가 많이 되었다. 측정결과로부터 InGaZnO 박막 트랜지스터의 소자 열화는 큰 채널 전계와 주울 열의 결합 작용으로 발생함을 알 수 있었다.

• 한국지반공학회지:지반
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• 제1권2호
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• pp.27-40
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• 1985

본고는 기약지반변형해석에 이용될 범용 program을 개발하고 이를 이용하여 성토부끝에 sheet pile을 타설하거나 혹은 성토부아래의 연약정토지반을 개취하였을 때의 변형억제효과를 연구한 것이다. 본고에 적용된 압밀리론으로서 Biot의 압밀방정식과 구성방정식으로서 탄소성리론에 근거한 modified Cam-clay 이론을 적용하였고 유한요소해석으로서는 Christian-Boehmer계를 도입하여 program화한 것이다. 그 주요한 결론은 다음과 같다. 1. 속변지반의 침하효과에 관해서는 sheet pile이나 심우혼합처새깊이를 자지층까지 관입하여 시공하고 그 자신의 침하가 없을 경우에만 유효하다. 2. 흔히 사용되는 sheet pile대책공법은 통상의 steel sheet pile의 각성으로서는 성토직후의 봉기, 측방변위의 억제효과는 기대할 수 없다. 3. Sheet pile에 대한 예상론인 사용방법은 성토하부에 세밀을 촉진하기 위해 vertical drain을 설치하고 점증재하 방법만이 확실한 효과가 있다. 4. 체층혼합처리공법은 예상한 바와 같이 그 자종가 강성이 클수록 침하억제핵과가 있다. 특히 grouting을 통한 지반강화가 곧장 주변지반의 변형억제효과가 있다고 단정하는 것은 그 강성 까 관련하여 신중히 고려하여 결정해야 한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.615-618
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• 2005

In this work, the effects of corner transistors in SOI MOSFETs were investigated. We fabricated SOI MOSFETs with various widths and a fixed length and characterized them. The SOI thickness was $4000{\AA}$ and the buried oxide(BOX) thickness was $4000{\AA}$. The isolation of active region was simply done by silicon etching and TEOS sidewall formation. Several undesirable characteristics have been reported for LOCOS isolation in fabrication on SOI wafers so far. Although we used an STI-like process instead of LOCOS, there were still a couple of abnormal phenomena such as kinks and double humps in drain current. Above all, we investigated the location of the parasitic transistors and found that they were at the corners of the SOI in width direction by high-resolution SEM inspection. It turned out that their characteristics are strongly dependent on the channel width. We made a contact pad through which we can control the body potential and figured out the dependency of operation on the body potential. The double humps became more prominent as the body bias went more negative until the full depletion of the channel where the threshold voltage shift did not occur any more. Through these works, we could get insights on the process that can reduce the effects of corner transistors in SOI MOSFETs, and several possible solutions are suggested at the end.