• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.878-881
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• 2011

본 연구에서는 차세대 나노소자인 DGMOSFET에서 발생하는 단채널효과 중 하나인 드레인유기 장벽 감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하고자 한다. 포아송방정식을 풀어 전위분포에 대한 분석학적 해를 구할 때 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 이때 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 소자 파라미터인 채널의 두께, 도핑강도 등에 대하여 드레인유기장벽감소의 변화를 관찰하고자 한다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으므로 본 연구에서는 이 모델을 이용하여 드레인유기장벽감소에 대하여 분석할 것이다.

• 한국정보통신학회논문지
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• 제17권1호
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• pp.145-150
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• 2013

본 연구에서는 차세대 나노소자인 DGMOSFET에 대하여 문턱전압 이하영역에서 발생하는 단채널 효과 중 문턱전압 및 드레인유도장벽감소의 변화를 스켈링 이론에 따라 분석하였다. 포아송방정식의 분석학적 해를 구하기 위하여 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 이때 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 소자 파라미터인 채널의 두께, 도핑농도 등에 대하여 문턱전압 특성의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압이하 특성을 분석하였다. 분석결과 스켈링 이론 적용 시 문턱전압 및 드레인유도장벽감소 현상이 변화하였으며 변화 정도는 소자파라미터에 따라 변화한다는 것을 관찰하였다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제5권12호
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• pp.439-446
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• 2016

본 논문에서는 예측기반 병렬 이벤트구동 게이트수준 타이밍 시뮬레이션의 성능 개선을 위한 효율적인 예측정확도 향상 전략을 제안한다. 제안된 기법은 병렬 이벤트구동 로컬시뮬레이션들의 입력값과 출력값에 대한 예측을 이중으로 예측할 뿐만 아니라, 특별한 상황에서는 동적으로 예측할 수 있게 한다. 이중 예측은 첫번째 예측이 틀린 경우에 두번째 정적 예측 데이터로써 새로운 예측을 시도하게 되며, 동적 예측은 실제의 병렬 시뮬레이션 실행 과정 도중에 동적으로 축적되어진 지금까지의 시뮬레이션 결과를 예측 데이터로 활용하는 것이다. 제안된 두가지의 예측정확도 향상 기법은 병렬 시뮬레이션의 성능 향상의 제약 요소인 동기 오버헤드 및 통신 오버헤드를 크게 감소시킨다. 이 두가지 중요한 예측정확도 향상 방법을 통하여 6개의 디자인들에 대한 예측기반 병렬 이벤트구동 게이트수준 타이밍 시뮬레이션이 기존 통상적 방식의 상용 병렬 멀티-코어 시뮬레이션에 비하여 약 5배의 시뮬레이션 성능이 향상됨을 확인할 수 있었다.

• 한국전자파학회논문지
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• 제15권3호
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• pp.258-264
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• 2004

본 논문에서는 40 ㎓ 대역 MMIC(Monolithic Microwave Intergrated Circuit) 이중평형 star 혼합기를 비아 공정이 있는 GaAs substrate(두께 4 mil)상에서 설계 및 제작, 측정하였다. 이중평형 star 혼합기를 구현하기 위해 발룬회로와 다이오드 설계가 필요했다. 발룬회로는 microstrip과 CPS(Coplanar Strip)를 이용하여 새로운 구조를 제안하여, 2 ㎓ 대역으로 주파수를 낮추어 새로운 구조의 발룬 성능을 PCB로 제작하여 확인한 바 있다. 이를 바탕으로 40 ㎓에서 MMIC 발룬을 설계하였다. 제안된 발룬은 비아 공정이 포함된 MMIC 회로에 적 합하며, 이중평형 혼합기 구현에 쉽게 적용 가능하다는 특징이 있다. 다이오드는 p-HEMT를 사용하는 밀리미터파 대역의 다른 MMIC 회로들과의 호환성을 고려하여, p-HEMT 공정을 기반으로 한 쇼트키 다이오드를 설계하였다. 이를 이용 제안한 발룬회로와 다이오드를 조합하여, 이중평형 star 혼합기를 구현하였다. 혼합기의 측정 결과 LO전력이 18 ㏈m일 때, 변환손실 약 30 ㏈를 얻었다. 이는 p-HEMT의 AlGaAs/InGaAs 층에 의한 다이오드 때문이며, p-HEMT구조에서 AlGaAs층을 식각하여 단일 접합 다이오드를 만들면 혼합기의 성능이 개선될 것으로 예상된다.

• 대한기계학회논문집
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• 제17권5호
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• pp.1150-1160
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• 1993

본 연구에서는 보압과정시 급속한 압력구배에 의한 관성항의 영향을 고려하기 위해 수정된 Hele-Shaw 모델과 압축열 발생항, 온도와 압력의 변화에 따른 수지의 밀 도 이완현상에 대한 모델의 도입 및 유한요소법을 이용한 수치해석적 방법을 제시하여 정확한 잔류압력을 구하고 성형조건 및 물성치에 따른 수지의 거동을 살펴보고자 한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2001년도 춘계학술대회 논문집 반도체재료
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• pp.22-25
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• 2001

A thyristor switch circuit for capacitor discharge application, of which the equivalent circuit includes a resistor between cathode and gate of a reverse-conducting thyristor and an avalanche diode anti-parallel between its anode and gate to set thyristor tum-on voltage, is monolithically integrated by planar process with AVE double-implantation method. To ensure a lower breakdown voltage of the avalanche diode for thyristor tum-on than the break-over voltage of the thyristor, $p^+$ wells on thyristor p base layer are made by boron implantation/drive-in for a steeper doping profile with higher concentrations while rest p layers of thyristor and free-wheeling diode parts are formed with Al implantation/drive-in for a doping profile of lower steepness. The free-wheeling diode part is isolated from the thyristor part by formation of separated p-well emitter for suppressing commutation between them, which is achieved during the formation of thyristor p-base layer.

• 대한전자공학회논문지
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• 제26권5호
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• pp.38-45
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• 1989

보론이 100ppm으로 도우핑된 비정질 실리콘을 이용한 쌍극 박막 트랜지스터를 CVD 방법으로 제작하여 전기적 특성을 조사하였다. 쌍극 박막 트랜지스터에 인가한 트레인 전압이 증가하면 정공채널의 드레인 전류는 전자와 정공의 주입에 의해 크게 증가한다. 또한 게이트 전압의 인가 시간에 따른 드레인 전류는 streched exponential로 감소하는데, 이는 전자축적층에 의해 생기는 댕글린 본드 밀도의 변화가 수소의 확산과 동일한 시간 의존성을 갖는 것을 의미한다. 이러한 실험 결과로 부터 보론이 도우핑된 수소화된 비정질 실리콘에 게이트 전압을 인가하거나, 빛 조사시 도우핑 효율이 변화함을 알 수 있다.

• 한국공작기계학회논문집
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• 제14권1호
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• pp.73-80
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• 2005

Injection molding is the most widely used process for the industrial forming of plastic articles. During an injection molding process of composites, the fiber-matrix separation and fiber orientation are caused by the flow of molten polymer/fiber mixture. As a result, the product tends to be nonhomogeneous and anisotropic. Hence, it is very important to clarify the relations between separation orientation and injection molding conditions. So far, there is no research on the measurement of fiber orientation using image processing. In this study, the effects of fiber content ratio and molding condition on the fiber orientation-angle distributions are studied experimentally. Using the image processing method, the fiber orientation distribution of welding parts in injection-molded products is assessed. And the effects of fiber content and injection mold shapes on the fiber orientation in case of fiber reinforced polymeric composites are studied experimentally.

• 건축역사연구
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• 제8권1호
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• pp.41-52
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• 1999

This study aims to infer the plan and location of the government office building in Chongju Castle in the Late Yi-dynasty. The conclusion is as follows: 1. The Chongju Castle Map(淸州邑城圖, late in the 18th century, hereinafter referred to CCM) provides the detail arrangement and location of Government Office Building in Chongju Castle. And the road structure and plan of the CCM is almost same with the present time. 2. As compared with CCM and a Chongju-land Registration Map(淸州面地籍原圖, 1913, CRM) to infer the location of the traditional government office building in Chongju Castle, the building locations of Gaek-Sa(客舍) Donghun(東軒)'s region in CCM are almost accordance with today's. But those of Byungyoung(兵營) Group's region are represented by a little error. So the locations of Byungyoung(兵營) Group's region rearranged, moved down to be in accordance with the approach circulation of Main Gate(閉門樓) which is shown in CRM. 3. The records, on the plan of the traditional government office building in Chongju Castle, have proved that the plan of Gaek-Sa was a width of 11 bay and a depth of 2 bay. A width of 3 bay drawn in CCM, the present plan of Donghun is a width of 7 bay and a depth of 4 bay. The main building and especially the double-storied Main Gate($4{\times}3$) of Byungyoung Group are exactly in keeping with the present road structure.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.248-248
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• 2010

CMOS 축소화가 32nm node를 넘어서 지속적으로 진행되기 위하여 FinFET, Surround Gate and Tri-Gate와 같은 Fully Depleted 3-Dimensional 소자들이 SCE를 다루기 위해서 많이 제안되어 왔다. 하지만 소자의 축소화를 진행함에 있어서 좁고 균일한 patterning을 형성하는 것과 동시에 낮은 Extension Region과 Contact Region에서의 Series Resistance을 제공하여야 하고 Source/Drain Contact Formation을 확보하여야 한다. 그리고 소자의 축소화가 진행됨으로써 Silicide의 응집현상과 Source/Drain Junction의 누설전류에 대한 허용범위가 점점 엄격해지고 있다. ITRS 2005에 따르면 32nm CMOS에서는 Contact Resistivity가 대략 $2{\times}10-8{\Omega}cm2$이 요구되고 있다. 또한 Three Dimensional 소자에서는 Fin Corner Effect가 Channel Region뿐만 아니라 S/D Region에서도 중대한 영향을 미치게 된다. 따라서 본 논문에서 제시하는 Novel S/D Contact Formation 기술을 이용하여 Self-Aligned Dual/Single Metal Contact을 이루어Patterning에 대한 문제점 해결과 축소화에 따라 증가하는 Contact Resistivity 문제점을 해결책을 제시하고자 한다. 이를 검증하기3D MOSFET제작하고 본 기술을 적용하고 검증한다. 또한 Normal Doping 구조를 가진3D MOSFET뿐만 아니라 SCE를 해결하기 위해서 대안으로 제시되고 있는 SB-MOSFET을 3D 구조로 제작하고, 이 기술을 적용하여 검증한다. 그리고 Silvaco simulation tool을 이용하여 S/D에 Metal이 Contact을 이루는 구조가 Double type과 Triple type에 따라 Contact Resistivity에 미치는 영향을 미리 확인하였고 이를 실험으로 검증하여 소자의 축소화에 따라 대두되는 문제점들의 해결책을 제시하고자 한다.