• 대한전자공학회논문지SD
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• 제46권12호
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• pp.1-9
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• 2009

가산기는 기본적인 산술 연간 장치로써, 산술 연산 시스템 전체의 속도 및 전력소모에 결정적인 역할을 한다. 단일 비트 전가산기의 성능을 향상시키는 문제는 시스템 성능 향상의 기본적인 요소이다. 주 논문에서는 기존의 모듈 I과 모듈III를 거쳐 출력 Cout을 갖는 XOR-XNOR 구조와는 달리 모듈 I을 거치지 않고 입력 A, B, Cin에 의해 모듈III를 거쳐 출력 Cout을 갖는 새로운 구조를 이용한다. 최대 5단계의 지연단계를 2단계로 줄인 전가산기를 제안한다. 따라서 Cout 출력속도가 향상되어 리플캐리 가산기와 같은 직렬연결의 경우 더욱 좋은 성능을 나타내고 있다. 제안한 1Bit 전가산기는 static CMOS, CPL, TFA, HPSC, TSAC 전가산기에 비해 좋은 성능을 가지고 있다. 가장 좋은 성능을 나타내는 기존의 전가산기에 비해 4.3% 향상된 지연시간을 가지며 9.8%의 향상된 PDP 비율을 갖는다. 제안한 전가산기 회로는 HSPICE 툴을 이용하여 $0.18{\mu}m$ CMOS 공정에서 전력소모 및 동작속도를 측정하였으며 공급전압에 따른 특성을 비교하였다.

• 대한전자공학회논문지TC
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• 제40권1호
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• pp.24-36
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• 2003

IMT-2000 서비스의 전송제한은 3GPP에 규정하고 있다. IS-95A 서비스보다 IMT-2000 서비스는 3배의 대역폭을 가짐으로 해서 Peak to Average가 높아졌고, 이 때문에 인접채널에 대한 영향을 줄이는 쪽으로 더 주위 깊게 설계하여야 하는 어려움이 발생하였다. 이러한 요소에 가장 민감하게 동작하는 모듈이 이동통신 시스템에 최종단에 위치하여 멀리까지 서비스를 가능케 하는 HPA(High Power Amplifier)이다. HPA는 Pl㏈ 근처에 동작시킴으로 인해 3차 5차 신호로 인해 인접채널에 영향을 미치며, 신호가 포화됨으로 인해 왜곡이 발생한다. 이에 HPA를 어떻게 선형화 시킬 수 있을 것이냐가 중요한 요소로써 작용하는데, 본 논문에서는 가장 복잡한 구조로 이루어져 있지만 선형화 방법에 있어 탁월한 개선 능력을 갖는 Feed-forward 방식을 설계 제작하였다. 본 논문은 Feed-forward의 1차 궤환부인 신호 제거 궤환부에서 얻어진 전류를 검출하여 알고리즘을 수행케 함으로써 환경변화에서도 무리 없이 동작하는 적응형 40Watt Feed-forward 선형화 증폭기가 되도록 하였다. 일반적인 RF 출력 신호를 검출하는 방식은 회로가 복잡하며, 합성기 출력에서 검출을 하기 때문에 신호검출의 정확성에서도 떨어지는 단점이 있다. 또한 선형화 증폭기의 최종 출력에서의 에러 신호를 감지하여 최적화시키는 알고리즘 역시 기존 방식인 Pilot 신호를 이용하지 않고 에러량 검출 방식을 적용하셔 W-CDMA용 선형화 증폭기가 되도록 하였다. 결과적으로 54㏈의 이득특성을 얻으면서 IW에서 40W 출력시까지 어느 동작에서도 30㎑ 대역폭 내에서 -26㏈m Max@3.515㎒ ACPR(Adjacent Channel Power Ratio) 특성, 48㏈c Max@±5㎒ ACLR (Adjacent Channel Leakage Power Ratio) 특성을 모두 만족하여 3GPP의 국제규격을 만족하는 선형화 증폭기가 되도록 하였다.

• 한국통신학회논문지
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• 제24권12A호
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• pp.2015-2024
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• 1999

디지털 통신 시스템의 기저대역 신호처리를 효율적으로 구현하기 위한 새로운 복소수 필터구조를 제안하고, 이를 적용하여 채널등화용 적응 결정귀환 등화기 (Adaptive Decision-Feedback Equalizer; ADFE) 칩셋을 설계하였다. 새로운 복소수 필터구조는 기존의 2의 보수 대신에 redundant binary (RB) 수치계를 적용한 효율적인 복소수 승산 및 누적연산을 바탕으로 한다. 제안된 방법을 적용하면, N-탭 복소수 필터는 2N개의 RB 승산기와 2N-2개의 RB 가산기로 구현되며, 필터 탭 당 Tm,RB＋Ta,RB (단, Tm,RB, Ta,RB는 각각 RB 승산기 및 가산기의 지해 고속동작이 가능하다. 제안된 방법을 적용하여 설계된 ADFE는 FFEM (Feed-Foreward Equalizer Module)과 DFEM (Decision-Feedback Equalizer Module)로 구성되며, 필요에 따라 필터 탭을 확장할 수 있도록 설계되었다. 2-탭 복소수 필터, LMS 계수갱신 회로 및 부가회로 등으로 구성되는 각 모듈은 COSSAP과 VHDL을 이용한 모델링 및 검증과정을 거쳐 0.8-㎛ SOG (Sea-Of-Gate) 셀 라이브러리를 사용하여 논리합성 되었으며, 26,000여개의 게이트로 구성된다.

• 융합신호처리학회논문지
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• 제15권2호
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• pp.70-75
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• 2014

최근 디지털 기기의 다기능화, 휴대화 및 서비스 정보의 대용량화 등으로 인하여 고집적, 저전력, 고성능 SoC(System on Chip) 설계에 대한 요구가 점차 증가하고 있다. 시스템이 빠르게 발전함에 따라 요구되는 하드웨어 성능이 다양해지고 있으며 빠른 설계 확인을 위하여 FPGA(Field Programmabel Gate Array)를 채택하는 시스템이 증가되고 있는 추세이며 FPGA를 채택한 시스템에서는 FPGA와 제어하는 CPU인 ARM코어를 사용한 SoC 시스템이 늘어났다. 이러한 시스템에서 사용되는 AXI(Advanced eXtensible Interface) Bus는 여러 방법으로 이용되지만, 기존의 연구에서는 AXI Slave 구조로 설계가 되어 있다. Slave 구조에서는 CPU가 계속 데이터 전송에 관여하게 되어 자원을 다른 곳에 사용하지 못하는 문제와 AXI Bus가 사용되지 않는 시간이 길어서 전송효율이 떨어지는 문제가 있다. 본 논문에서는 이와 같은 문제를 해결하고자 AXI Master구조를 제안하고, Slave구조와 Master구조의 소모클럭과 합성결과를 비교한 결과, Master구조가 Slave구조에 비해 소모클럭은 51.99% 감소한 것을 확인하였으며, Slice는 31% 정도 감소하였다. 또한, 최대 동작주파수는 107.84MHz로써 약 140% 증가 되는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.60-69
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기(pipelined adaptive decision-feedback equalizer; PADFE)를 0,25-${\mu}m$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS(delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary(RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate(BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 41.96\times1.35-mm^2$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 동작 가능할 것으로 예상되며, 평균 전력소모는 약 890-mW로 예측되었다. 제작된 칩의 테스트 결과로부터 기능이 정상적으로 동작함을 확인하였다.

• 한국전자파학회논문지
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• 제16권11호
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• pp.1075-1085
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• 2005

본 논문은 IEEE802.15.3a Alt-PHY로 표준화중인 MB-OFDM WB(Multi-Band Orthogonal Frequency Division Multiplexing Ultra Wide Band) 시스템 수신기 설계 방안을 제시하고 링크 마진(link margin) 설계를 위해 4 병렬 구조에 의한 구현 손실을 정량적으로 분석하는 것이다. 먼저 MB-OFDM UWB 시스템의 전송 방식을 설명하고, 동기 구조를 완전한 디지털 방식으로 설계하기 위해 반송 주파수 옵셋(carrier frequency offset)과 샘플링 클락옵셋(sampling clock offset)이 MB-OFDM UWB 시스템에 미치는 영향을 분석하였다. 그리고 이러한 반송 주파수 옵셋과 샘플링 클락 옵셋을 추정하고 보상하기 위한 알고리즘과 VLSI 구현을 위하여 MB-OFDM UWB 시스템의 패킷 전송 구조를 이용한 4 병렬 동기 구조를 제시하였다. 본 논문에서 제시한 시스템 동기를 위한 수신 구조와 단순화된 4 병렬 구조에 의한 구현 손실 값은 UWB-OFDM 시스템 규격에서 제시한 최대 허용 가능한 반송 주파수 옵셋 및 샘플링 클락 옵셋에서 최대 3.08 dB로 시뮬레이션을 통해 분석되었다.

• 한국인터넷방송통신학회논문지
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• 제17권4호
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• pp.49-59
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• 2017

스마트 센싱은 사물인터넷과 관련된 다양한 응용에 있어 핵심적인 역할을 하고 있으며, 그 중요성은 인공지능의 발전과 더불어 점점 증가하고 있다. 그러므로 스마트 센서의 중요성은 아무리 강조해도 지나치지 않다고 할 수 있을 것이다. 그러나 스마트 센서 관련 대부분의 연구는 특정 응용 목적, 예를 들면 보안, 에너지 절약, 감시 등에 집중되고 있으며, 미래에 필요할 다양한 유형의 스마트 센서를 효율적으로 구성하는 방법에 관한 연구는 드믄 실정이다. 본 논문에서는 스마트 센서의 효율적 구성을 위한 계층구조를 가진 컴포넌트 기반의 스마트 센서 프레임워크가 제안되고, 스마트 홈으로의 응용이 설계, 구현된다. 제안된 방법은 가까운 미래에 등장할 다양한 유형의 스마트 센서를, 제안된 소프트웨어 프레임워크 상에서 필요한 컴포넌트의 설계 및 개발을 통해 구성 가능하다는 것을 보여주고 있다. 또한 계층 구조를 가지고 있으므로 내부 혹은 외부 계층의 삽입을 통해 스마트 센서의 구성을 확대시킬 수도 있으며, 특히 외부 장치 계층과의 연결을 통해 사물인터넷 응용 서비스의 설계 시, 내부 혹은 외부 모듈별 독립적인 설계가 가능하다는 장점을 가진다. 제안된 방법을 사용하여 소규모 스마트 홈 시스템이 설계 구현되었으며, 외부의 서버와 연결되어 다수의 스마트 홈을 수용, 관리할 수 있는 홈 클라우드까지 설계 구현되었다. 각 계층의 컴포넌트들을 개발, 추가함으로써, 스마트 카, 스마트 빌딩, 스마트 팩토리 등, 그 응용의 폭을 효율적으로 확대할 수 있을 것이다.

• 한국산학기술학회논문지
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• 제12권4호
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• pp.1844-1866
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• 2011

홈 네트워크 시스템에서는 각각의 전자 디바이스는 제조사별로 부과된 고유한 제어 데이터 포맷들을 가지고 있으며 거기엔 다양한 디지털 디바이스와 프로토콜 타입들이 있다. 게다가 다양한 디바이스들 간에는 서로 상호 운영환경들이 상이하기까지 하다. 이와 같은 특징들로 인해 홈 네트워크 시스템은 데이터 호환, 동시 제어, 동적 플러그인과 같은 결정적인 기능들을 지원하기가 매우 어렵다. 따라서 홈 네트워크 시스템은 상대적으로 재사용성이 낮은 편이다. 본 논문에서는 홈 네트워크 시스템의 재사용성을 향상시키기 위해 가변성들을 지원할 수 있는 재구성 가능한 프레임워크 설계 기법을 제안한다. 이를 위해 홈 네트워크 시스템의 가변적인 부분들을 추출하여 이러한 가변부들을 가변성 타입들로 정의한다. 그리고 이러한 가변부들을 반영한 재구성 가능한 프레임워크의 구조를 설계하고 선택 기법과 플러그-인 기법을 통해 재구성 가능한 프레임워크를 특화시킬 수 있는 기법을 제시한다. 또한 제안된 프레임워크를 실제 홈 네트워크 시스템에 적용함으로써 재사용성과 제안된 설계 기법을 평가하고, 재사용성 평가 메트릭을 이용해서 이러한 사례 연구들의 결과를 평가하여 분석하고자 한다. 본 연구의 제안된 기법이 평가 결과를 분석한 결과 현존 시스템보다 재사용성을 보다 향상시킬 수 있음을 기대한다.

• 문화기술의 융합
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• 제9권1호
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• pp.111-118
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• 2023

본 연구는 새로운 제품에 대한 요구와 다양성을 추구하는 일반 소비자들에게 제시되고 있는 주얼리 디자인을 연구하는 데 목적이 있다. 기존에 판매되고 있는 여러 가지 제품 모듈을 서로 바꾸어 착용할 수 있도록 한 다변형 교체 방식의 주얼리와는 구별되는 구조와 결합 방식의 모듈형 주얼리디자인을 제시하고자 한다. 기존의 다소 작은 여러 부품들을 복잡한 결합 방식으로 제작하는 경우 문제점이 발생할 가능성이 높으며 소비자가 장식 부품을 교체하면서 작은 고정 장치 부품을 조립하는 과정에서 분실하는 어려움이 따를 수 있다. 따라서 이런 문제들을 줄이기 위해 다른 결합 부품 필요 없이 손쉽게 교체하여 착용할 수 있도록 심플하고 단순한 디자인 위주로 제작한 주얼리 제품들과는 차별화시키고 최신의 3D프린터(Rapid Prototyping)를 이용하여 제작하려 한다. 이 연구는 현장 실무에 종사하며 얻어진 경험 및 노하우를 바탕으로 실물 제작이 가능하고 제작 과정 시 문제점 발생을 최소한으로 줄이는 데 주력했으며, 이를 통해 시간적, 경제적인 손실을 줄일 수 있다. 3D프로그램(CAD)을 사용하여 제작함으로서 보다 정교하고 차별화된 형태를 표현하여 개선된 주얼리 제품을 제작하는 데 연구목적이 있다.

• International Journal of Internet, Broadcasting and Communication
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• 제12권4호
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• pp.11-17
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• 2020

This paper proposed the design of a new window signage system architecture, which utilized a window of a building, with attached LED for visible light communication. In this paper, the proposed method using the LED strip to transmit light data and receive the data through a HMD with a smart device camera. The LED strip attached to the existing building window, as a part of semi-transparent signage. Semi-transparent signage based on a controllable LED strip-modules and attached to the window used to provide entertainment contents and the information service to people through optical camera communication (OCC) as well. Also, this work suggests using the camera supplied Head Mounted Device (HMD) as an OCC receiver. The LED attached window signage system structure described in this paper can be utilized in various buildings infrastructure like house, shopping areas, industrial building, etc.