• 한국통신학회논문지
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• 제23권8호
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• pp.2064-2071
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• 1998

휴대용 기기에서 자체 발진하여 클럭원으로 사용되는 TCXO의 출력과 같은 작은 진폭(400mV)의 정현파 입력을 내부 논리회로의 클럭원으로 사용하기 위한 파형정형 및 50%의 듀티 비(duty ratio)의 출력을 가지는 새로운 디지털 클럭레벨 변환기를 설계, 개발 하였다. 정, 부 두 개의 비교기, RS 래치, 차아지 펌프, 기준 전압 발생기로 구성된 새로운 신호 변환회로는 출력파형의 펄스 폭을 감지하고, 이 결과를 궤환루프로 구성하여 입력 비교기 기준 전압단자로 궤환시킴으로서 다지털 신호레벨의 정확한 50%의 듀티 비를 가진 출력을 생성할 수 있다. 개발한 레벨변환기는 ADC등의 샘플링 클럭원, PLL 또는 신호 합성기의 클럭원으로 사용할 수가 있다. 설계는 $0.8\mu\textrm{m}$ double metal double poly analog CMOS 공정을 사용하고, BSIM3 model을 사용하였으며, 실험결과 370mV의 정현파 입력율 50 + 3%의 듀티 비를 가진 안정된 논리레벨 출력 동작특성을 얻을 수 있었다.

• 한국정보통신학회논문지
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• 제14권5호
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• pp.1103-1108
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• 2010

주파수 도약 대역확산시스템에서의 광대역 주파수 도약을 위해 주파수 합성기가 널리 이용된다. 이와 같은 주파수 도약 대역확산 송수신기에서의 도약 주파수를 발생시키는 주파수 합성기는 PLL에 의해 실현된다. 따라서 논문에서는 정교한 반송파 발생, 수신기에서의 반송파동기 등을 위해 널리 이용되는 디지털 위상고정루프를 설계하고 결과를 분석하였다. 디지털 위상비교기, 루프필터, DCO 등 디지털 위상고정루프를 구성하는 기본 요소를 소개하였다. 또한 구현된 각 구성요소에 대한 시뮬레이션 결과와 특성들에 대한 분석이 이루어 졌다. 기준입력신호와 DCO의 출력신호의 위상차에 의한 특성을 분석하였다. 루프가 고정이 되었을 때 루프필터의 N값이 이웃하는 값 사이에서 토글되는 현상을 나타내며 이는 출력신호에 위상 지터를 초래한다. 이는 DCO의 클럭인 fc를 증가시키므로 해결이 가능하다.

• 전력전자학회논문지
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• 제10권2호
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• pp.138-147
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• 2005

최근 급속도로 발전된 산업분야에서 요구되는 서보 시스템에서의 빠른 응답특성과 고도의 정밀성을 구현하기 위하여 고속의 연산을 수행할 수 있는 DSP(Digital Signal Processor)의 사용이 필수적이다. 그러나 기존의 DSP는 고속의 연산을 주력으로 전동기 제어에 필요한 PWM 게이팅 발생 장치와 엔코더 입력 장치, ADC(Analog to Digital Converter)등의 주변 장치를 포함하지 않았다. 이러한 추가적인 주변회로로 인한 제어 회로의 복잡성과 보드의 대형화 및 생산단가 상승의 요인으로 작용하였다. 따라서 본 논문에서는 연산 능력이 기존의 DSP에 뒤지지 않으며 전동기 제어 주변회로를 포함하고 있는 TMS320F2812 DSP를 사용하여 현재 산업 현장에서 사용되고 있는 SPMSM 서보 시스템을 제어하여 기존 제어기의 주변회로로 인한 문제점을 해결하고자 한다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.8-16
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• 2020

본 논문에서는 polymerase chain reaction (PCR) 응용에 적합한 저잡음 CMOS 이미지 센서에 사용되는 컬럼-패러럴 analog-to-digital converter (ADC) 어레이를 위한 cascaded-of-integrator feedforward (CIFF) 구조의 단일 비트 2차 델타-시그마 모듈레이터를 제안하였다. 제안된 모듈레이터는 CMOS 이미지 센서에 입사된 빛의 신호에 해당하는 픽셀 출력 전압을 디지털 신호로 변환시키는 컬럼-패러럴 ADC 어레이를 위해 하나의 픽셀 폭과 동일한 10㎛ 컬럼 폭 내에 2개의 스위치드 커패시터 적분기와 단일 비트 비교기로 구현하였다. 또한, 모든 컬럼의 모듈레이터를 동시에 구동하기 위한 주변 회로인 비중첩 클록 발생기 및 바이어스 회로를 구성하였다. 제안된 델타-시그마 모듈레이터는 110nm CMOS 공정으로 구현하였으며 12kHz 대역폭에 대해 418의 oversampling ratio (OSR)로 88.1dB의 signal-to-noise-and-distortion ratio (SNDR), 88.6dB의 spurious-free dynamic range (SFDR) 및 14.3비트의 effective-number-of-bits (ENOB)을 달성하였다. 델타 시그마 모듈레이터의 면적 및 전력 소비는 각각 970×10 ㎛2 및 248㎼이다.

• 한국정보통신학회논문지
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• 제13권7호
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• pp.1379-1385
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• 2009

본 논문에서는 모바일 디스플레이 디지털 인터페이스용 저전력 고속 수신기 회로를 제안하였다. 새롭게 제안된 저전력 수신기 회로는 바이어스 전류인 싱크 전류와 소스 전류를 공급전압, 공정, 온도 및 공통 모드 입력 전압의 변 동에 대해 둔감하도록 설계되었다. 3.0V${\sim}$3.6V의 전원전압과 -40${\sim}$85$^{\circ}$C의 온도에서 450Mbps 이상의 고속 데이터 수신이 가능하다. 그리고 모의 실험결과 소모전류는500${\mu}$A 이하이다. 테스트 칩은 매그나칩 0.35${\mu}$m CMOS 공정을 이용하여 제작되었으며, 테스터 결과 데이터 수신기 회로와 데이터 복원 회로가 정상적으로 동작하는 것을 확인하였다.

• 한국전자파학회논문지
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• 제20권12호
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• pp.1325-1332
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• 2009

본 논문에서는 인체의 호흡 및 심박수 측정을 위해 2.4 GHz에서 동작하는 바이오 레이더 시스템의 소형화 및 성능 개선 방안으로서 하나의 원형 편파 안테나와 PLL 회로를 갖는 시스템을 설계하고 그 측정 결과를 제시 하였다. 제작된 바이오 레이더는 $90^{\circ}$ 하이브리드를 이용하여 원형 편파 특성과 송수신 격리 특성을 갖는 마이크 로스트립 안테나, 저잡음 증폭기, 전력 증폭기, 위상 고정 루프를 갖는 전압 제어 발진기, 직교 복조기 및 아날로그 회로로 구성된다. 특히, 단일 원형 편파 안테나를 소형화하기 위하여 annular-ring 형태의 마이크로스트립 안 테나를 송수신 회로와 적층함으로써, $40\times40mm^2$의 크기로 소형화할 수 있었다. 또한, 누설 송신 신호에 인한 수신부의 위상 잡음의 영향을 최소화하기 위하여 PLL 회로를 채용함으로써, 개선된 신호대 잡음비 성능을 갖도록 하였다. 설계된 바이오 레이더 시스템은 특별한 신호 처리 없이 50 cm 떨어진 사람의 호흡 및 심박수를 측정할 수 있음을 확인하였다.

• 한국정보처리학회논문지
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• 제6권6호
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• pp.1656-1666
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• 1999

회로가 복잡해지고, 고속화되면서 회로의 동작에 대한 검사 뿐 아니라, 회로가 원하는 시간 내에 동작함을 보장하는 지연 검사의 중요성이 점점 커지고 있다. 본 논문에서는 주사환경을 사용하는 순차회로에서의 경로 지연 고장을 위한 테스트 패턴 생성 과정을 효율적으로 수행할 수 있도록 빠른 시간에 간접 유추를 수행할 수 있는 알고리즘을 제안한다. 구조적으로 발생 가능한 정적 학습 과정은 테스트 패턴 생성 과정 중의 선행 처리 단계에서 각각의 게이트에 정적 학습이 발생할 수 있는 경우를 분석하여 그 정보를 각각의 게이트에 대해 저장하고 있다가 알고리즘을 이용한 테스트 패턴 생성 과정 중 조건에 만족하는 경우에 유추될 수 있는 값을 바로 할당하게 된다. 본 논문에서는 이를 지연고장 검출에 맞도록 수정하여 이용하였다. 회로 내에 몇몇 주입력에서 나온 신호선을 모두 포괄하는 분할지점이 존재하면, 이 지점을 지나는 경로들 중에 그 이전, 혹은 이후의 경로가 동일한 경로들은 분할지점에 의해 분할된 입력의 부분들이 같은 입력값을 필요로 함을 예상할 쑤 있다. 본 논문에서는 경로 지연 고장 검출에서 유용하게 사용될 수 있는 이러한 회로분할을 사용하여 보다 효율적으로 테스트 입력을 생성하였다. 마지막으로, 이 두 가지 알고리즘을 적용한 효율적인 경로 지연 고장 테스트 입력 생성기를 개발하였으며, 알고리즘의 효용성을 실험을 통하여 입증하였다.

• 전자공학회논문지SC
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• 제42권6호
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• pp.37-48
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• 2005

내장형 시스템의 DC-DC 변환기나 배터리의 효율은 시스템을 구성하는 디바이스들의 종류 및 다양한 동작 패턴에 따른 전류의 시간적인 변화에 영향을 받는다. 이러한 특성은 DC-DC 변환기나 배터리의 효율을 분석하기 위해서는 다양한 부하를 가지는 실제 시스템을 구현, 응용프로그램을 수행하고, 배터리와 DC-DC 변환기를 포함한 전원 공급 회로를 연결하여 실제로 전력 소모를 측정할 것을 요구하지만, 이와 같이 실제 시스템을 구현한다는 것은 엄청난 개발 시간과 비용을 요구한다. 본 논문에서는 부하들의 전력 소모를 측정에 의해 얻어 저장하고 전원 공급 회로로부터 실제 시스템의 부하처럼 전력을 소모하도록 에뮬레이션 해줄 수 있는 시스템을 구현하였다. 구현한 부하 에뮬레이터(load emulator)는 측정한 전력 소모 프로파일의 양을 줄이기 위해 패턴 인식 후 압축하는 알고리즘을 사용하며, 저속 대용량 능동부하(active load)와 고속 소용량 능동부하들로 이루어진 비대칭(heterogeneous) 구조로 구현함으로써 전력 소모의 양이 많고 전력 소모가 신속하게 변하는 디지털 시스템의 부하를 에뮬레이션 할 수 있게 해준다. 구현한 부하 에뮬레이터의 성능을 평가하기 위해 하드디스크의 전력 소모를 측정 및 재생하여 비교하며, 부하 에뮬레이터의 응용으로써 부하의 전력 소모 패턴에 따른 DC-DC 변환기의 효율을 검토해 보았다.

• 전기전자학회논문지
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• 제7권2호
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• pp.236-244
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• 2003

본 논문에서는 기존에 값비싼 BiCMOS 공정으로 주로 구현되던 이동통신 단말기용 RF단 및 IF단 회로들을 CMOS 회로로 설계하고, 최종적으로 PCS 대역 송신용 CMOS RF/IF 단일 칩을 설계하였다. 설계된 회로는 IF PLL 주파수합성기, IF Mixer, VGA등을 포함하는 IF 단과, SSB RF Mixer 블록과 구동 증폭기를 포함하는 RF 단으로 구성되며, 디지털 베이스밴드와 전력증폭기 사이에 필요한 모든 신호처리를 수행한다. 설계된 IF PLL 주파수합성기는 100kHz의 옵셋 주파수에서 -114dBc/Hz의 위상잡음 특성을 보이며, lock time은 $300{\mu}s$보다 작고, 3V 전원에서 약 5.3mA의 전류를 소모한다. IF Mixer 블록은 3.6dB의 변환이득과 -11.3dBm의 OIP3 특성을 보이며, 3V 전원에서 약 5.3mA의 전류를 소모한다. VGA는 모든 이득 설정시 3dB 주파수가 250MHz 보다 크며, 약 10mA의 전류를 소모한다. 설계된 RF단 회로는 14.93dB의 이득, 6.97dBm의 OIP3, 35dBc의 image 억압, 31dBc의 carrier 억압 등의 특성을 보이며, 약 63.4mA의 전류를 소모한다. 설계된 회로는 현재 $0.35{\mu}m$ CMOS 공정으로 IC 제작 중에 있다. 전체 칩의 면적은 $1.6㎜{\times}3.5㎜$이고 전류소모는 84mA이다.

• 문화기술의 융합
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• 제9권6호
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• pp.967-971
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• 2023

최근에는 다양한 플랫폼 서비스가 인공지능을 활용하여 제공되고 있으며, 그 중 하나로 ChatGPT는 대량의 데이터를 자연어 처리하여 자가 학습 후 답변을 생성하는 역할을 수행하고 있다. ChatGPT는 IT 분야에서 소프트웨어 프로그래밍 분야를 포함하여 다양한 작업을 수행할 수 있는데, 특히 프로그램을 대표하는 C언어를 통해 간단한 프로그램을 생성하고 에러를 수정하는데 도움을 줄 수 있다. 이러한 능력을 토대로 C언어를 기반으로 만들어진 하드웨어 언어인 베릴로그 HDL도 ChatGPT에서 원활한 생성이 예상되지만, 베릴로그 HDL의 합성은 명령문들을 논리회로 구조 형태로 생성하는 것이기에 결과물들의 정상적인 실행 여부를 확인해야 한다. 본 논문에서는 용이한 실험을 위해 규모가 적은 논리회로들을 선택하여 ChatGPT에서 생성된 디지털회로와 인간이 만든 회로들의 결과를 확인하려 한다. 실험 환경은 Xilinx ISE 14.7로 모듈들을 모델링하였으며 xc3s1000 FPGA칩을 사용하여 구현하였다. 구현된 결과물을 FPGA의 사용 면적과 처리 시간을 각각 비교 분석함으로써 ChatGPT의 생성물과 베릴로그 HDL의 생성물의 성능을 비교하였다.