• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.302-309
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• 2004

The transmission capacity of wireless communication systems may become dramatically high by employ multiple transmit and receive antennas with space-time coding techniques appropriate to multiple transmit antennas. For large number of transmit antennas and at high bandwidth efficiencies, the receiver may become too complex whenever correlation across transmit antennas is introduced. Reducing decoding complexity at receiver by combining array processing and space-time codes (STC) helps a communication system using STC to overcome the big obstacle that prevents it from achieving a desired high transmission rate. Multi-carrier CDMA (MC-CDMA) allows providing good performance in a channel with high inter-symbol interference. Antenna array, STC and MC-CDMA system have a similar characteristic that transmit-receive data streams are divided into sub-streams. Thus, there may be a noticeable reduction of receiver complexity when we combine them together. In this paper, the combination of array processing and STC in MC-CDMA system over slow selective-fading channel is investigated and compared with corresponding existing MC-CDMA system using STC. A refinement of this basic structure leads to a system design principle in which we have to make a trade off between transmission rate, decoding complexity, and length of spreading code to reach a given desired design goal.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.371-374
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• 2000

This paper proposes a 16-bit ${\times}$ 16-bit multiplier for 2 twos-complement binary numbers with tree-like structure and implements it on a FPGA. The space and time complexity analysis shows that the 16-bit Tree-like multiplier represents lower circuit complexity and computes more quickly than both Booth array multiplier md Modified array multiplier.

• 산업경영시스템학회지
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• 제17권30호
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• pp.185-192
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• 1994

The complexity and consistency are important factors that affect human information processing in use of product. In this study, complexity and consistency of product(remote controller) are measured by Task Action Grammar(TAG) model. Also, new design alternative of the user interface is presented and evaluated. The results show that the consistent system and the good correspondence between hierarchical structure of system and user's mental model lead to the reduction of errors and enhanced user's performance.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.965-966
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• 2006

As billion transistors system-on-chip (SoC) design becomes a reality, the productivity gap between rapidly increasing design complexity and designer productivity lagging behind is becoming a more serious problem to be solved. To reduce the gap, we present a system that generates executable transaction level models automatically. It speed up the SoC design space exploration process at various abstraction levels.

• 한국항공우주학회지
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• 제39권9호
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• pp.896-903
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• 2011

본 논문에서는 차세대 영상 압축 표준으로 주목받고 있는 JPEG2000 알고리즘을 유도탄 원격측정용 영상압축모듈 임베디드 시스템(embedded system)에서 효율적으로 구현하기 위한 DSP와 FPGA co-design 방법을 제안한다. DSP와 함께 FPGA에서 co-processing할 부분은 JPEG2000 알고리즘 가운데서 계산량이 많으면서도 FPGA 상에 구현하기 적합한 알고리즘인 MQ-코더 부분을 소프트웨어 profiling 작업을 거쳐 선정하였고 VHDL 언어를 사용해서 병렬 처리에 적합하도록 설계하였다. 구현한 MQ-코더의 성능을 검증하기 위하여 JBIG2 표준 테스트 벡터 및 실제 영상을 사용하였다. 실험결과 본 논문에서 제안한 MQ-코더는 기존 소프트웨어 코더보다 약 3배 정도의 압축속도를 향상 시켰다.

• 한국정보통신학회논문지
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• 제4권1호
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• pp.105-113
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• 2000

디지털 통신시스템에 사용되는 파형 성형 필터를 고정소수점으로 설계하는 방법에 대하여 제시한다. 기존에는 설계가 간단한 RCF(Raised Cosine Filter) 또는 Root Squared RCF를 많이 사용했으나 대역제한 특성이 나쁘고 부동소수점 계수로 설계되는 단점이 있다. 본 논문에서는 혼합 선형계획법을 이용하여 고정소수점 파형 성형 필터를 설계하는 방법을 제시하구 정합 필터로 사용하기 위한 Root Squared 형태에 대해서도 소개한다. 몇 개의 설계 예제를 통하여 제안된 설계 방식이 기존의 RCF나 Root Squared RCF와 비교하여 동일한 성능에서 20%이상 간단히 설계가 가능함을 보이고 있다. 특히 급격한 대역제한이 요구되는 IS-95와 같은 무선 통신시스템에서 표준 필터보다 ISI가 75%이상 개선된 결과를 제시하고 있다.

• 동력기계공학회지
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• 제1권1호
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• pp.154-161
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• 1997

Because of the complexity of the flower design of roll forming process, in which the flat strip is progressively deformed by successive sets of profiled rolls, a computer-aided design system for the flower design has been developed. It is programmed in AutoLISP and DCL(Dialogue Control Language) of AutoCAD. It has been found that the system is helpful in saving the time and effort required to design the flower of the product to be roll-formed.

• 대한전자공학회논문지TC
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• 제43권11호
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• pp.95-117
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• 2006

본 논문에서는 IEEE 802.16e OFDMA/TDD 이동국 모뎀의 링크 성능과 복잡도 최적화를 위한 부동 및 고정 소수점 설계에 대하여 논한다. 부동 소수점 설계에서는 이동국 모뎀에서 하향링크 트래픽 채널의 채널 추정 방법을 제안하고, 모의실험을 통하여 최적의 알고리즘을 선정한다. 그리고 시간 및 주파수 동기화, Digital Front End와 CINR 추정 기법에 관하여 성능 향상과 시스템을 최적화하기 위한 알고리즘을 제안하고, 상향링크의 트래픽 채널과 제어 채널의 부동 소수점 설계 방법을 논한다. 제안된 알고리즘은 IEEE 802.16e OFDMA/TDD 시스템에 적용하여, 모의실험을 통한 성능을 Detection Probability, Mean Acqusition Time, PER 성능 그래프 등으로 그 우수성을 검증한다. 고정 소수점 설계에서는 부동 소수점 설계로부터 최적의 고정 소수점 설계를 위한 효율적인 방법론을 제시한다. 그리고 하향링크와 상향링크의 트래픽 채널, 시간 및 주파수 동기, DFE 블록을 고정 소수점 설계하고, 모의실험을 통하여 성능과 복잡도 간의 tradeoff 관계를 최적화한다.

• 한국통신학회논문지
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• 제29권12A호
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• pp.1387-1395
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• 2004

Log-MAP 복호 알고리즘을 사용하는 터보 복호기는 뛰어난 복호 성능에도 불구하고, 반복적 연산으로 인하여 인터리버의 크기에 비례하는 많은 메모리와 높은 하드웨어 복잡도가 단점으로 지적된다. 이에 본 논문에서는 Log-MAP 복호 알고리즘 기반의 터보 복호기를 설계할 때 복호 성능 및 하드웨어 복잡도에 영향을 미칠 수 있는 다양한 설계 이슈들을 제시하고, 설계 이슈들의 변화에 따른 복호 성능을 모의실험을 통하여 비교 분석한다. 하드웨어 복잡도와 복호 성능간의 균형을 고려하여 수신정부 사전정보, 상태 메트릭을 각각 5 비트, 6 비트 그리고 7 비트로 할당하여 부동 소수점 연산의 비트오율에 근접하는 성능을 확인하였다. Log-MAP 복호 알고리즘의 주연산인 MAX*에 대한 하드웨어 복잡도와 복호 성능을 비교 분석하였다. MAX* 연산 중 계산도가 큰 오류 보정 함수를 근사화된 조합회로로 구성하여 하드웨어 부담을 줄일 수 있는 방법을 제시하였고, 윈도우 블록 길이가 32인 슬라이딩 윈도우 기법을 적용하여 적은 복호 성능 저하로 상태메트릭 저장에 필요한 메모리 공간을 감소할 수 있음을 확인하였다.

• 한국산업정보학회논문지
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• 제8권3호
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• pp.85-90
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• 2003

본 논문에서는 GF(2$^{m}$ ) 상에서 효율적인 공간 복잡도를 가진 LFSR(Linear Feedback Shift Register) 구조 기반의 모듈러 곱셈기를 제안한다. 먼저, 공개키 암호화 시스템의 기본 연산인 모듈러 지수승을 위한 지수승 알고리즘을 살펴보고 이를 위한 기본 구조를 제안한다. 특히, 본 논문은 이러한 지수기를 설계하기 위한 기녈 구조로서 효율적인 모듈러 곱셈기를 제안한다. 제안된 구조는 기약다항식으로 모든 계수가 1인 속성의 AOP(All One Polynomial)를 이용하며 구조복잡도 면에서 기존의 구조들보다 훨씬 효율적이다.