• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 심포지엄 논문집 정보 및 제어부문
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• pp.170-172
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• 2005

The DSD(Direct Stream Digital) encoder, which is a standard for SACD(Super Audio Compact Disc) proposed by Sony and philips, use 1 bit representation with a sampling frequency of 2.8224 MHz (64 $\times$ 44.1 kHz). For multi-rate PCM (Pulse Code Modulation) input like as 48/96/192 kHz, a external sample-rate converter is necessary to the DSD encoder. This paper has been proposed a digital filter structure composed of sample-rate converter and interpolation filter for the DSD encoder with multi-rate (48/96/192 kHz) PCM input. without a external sample-rate converter.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.530-533
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• 1999

During the last decade, high quality digital audio has essentially replaced analog audio. During this period, digital audio have applied many application areas of the info-industry. These applications have created a demand for high quality digital audio. In audio compression, the methods using human auditory nervous properties are used and introduced from psychoacoustical model utilized perceptual audio coding unable to code above the limitation of human perception. The discussion concentrates on architectures and applications of those techniques which utilize psychoacoustical models to exploit efficiently masking characteristics of the human receiver. In this paper, the designed MDCT/IMBCT as a standard of current MPEG is implemented onto FPGA.

• IEIE Transactions on Smart Processing and Computing
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• 제3권6호
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• pp.353-357
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• 2014

This paper, presents an efficient hardware architecture of high performance SVC(Scalable Video Coding). This platform uses dedicated hardware architecture to improve its performance. The architecture was prototyped in Verilog HDL and synthesized using the Synopsys Design Compiler with a 65nm standard cell library. At a clock frequency of 266MHz, This platform contains 2,500,000 logic gates and 750,000 memory gates. The performance of the platform is indicated by 30 frames/s of the SVC encoder Full HD($1920{\times}1080$), HD($1280{\times}720$), and D1($720{\times}480$) at 266MHz.

• 전기학회논문지P
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• 제61권4호
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• pp.153-160
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• 2012

This paper is written for the development of boiler combustion air control algorithm of coal-fired power plant by the steps of design, coding and test. The control algorithms were designed in the shape of cascade control for two parts of air master, forced draft fan pitch blade by standard function blocks. This control algorithms were coded to the control programs of distributed control systems under development. The simulator for coal-fired power plant was used in the test step and automatic control, sequence control and emergency stop tests were performed successfully like the tests of the actual power plant. The reliability will be obtained enough to apply to actual site if the total test has been completed in the state that all algorithms were linked mutually. It is expected that the project result will contribute to the safe operation of domestic power plant and the self-reliance of coal-fired power plant control technique.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제11권5호
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• pp.2680-2700
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• 2017

Finite field arithmetic over GF($2^m$) is used in a variety of applications such as cryptography, coding theory, computer algebra. It is mainly used in various cryptographic algorithms such as the Elliptic Curve Cryptography (ECC), Advanced Encryption Standard (AES), Twofish etc. The multiplication in a finite field is considered as highly complex and resource consuming operation in such applications. Many algorithms and architectures are proposed in the literature to obtain efficient multiplication operation in both hardware and software. In this paper, a modified serial multiplication algorithm with interleaved modular reduction is proposed, which allows for an efficient realization of a sequential polynomial basis multiplier. The proposed sequential multiplier supports multiplication of any two arbitrary finite field elements over GF($2^m$) for generic irreducible polynomials, therefore made versatile. Estimation of area and time complexities of the proposed sequential multiplier is performed and comparison with existing sequential multipliers is presented. The proposed sequential multiplier achieves 50% reduction in area-delay product over the best of existing sequential multipliers for m = 163, indicating an efficient design in terms of both area and delay. The Application Specific Integrated Circuit (ASIC) and the Field Programmable Gate Array (FPGA) implementation results indicate a significantly less power-delay and area-delay products of the proposed sequential multiplier over existing multipliers.

• 대한의용생체공학회:학술대회논문집
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• 대한의용생체공학회 1996년도 추계학술대회
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• pp.151-154
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• 1996

A medical record and radiographic image transmission system has been developed using high speed communication network. The databases are designed to store and transmit the data acquired from the scanner. To maximally utilize the communication bandwidth, the medical records and radiographic images are compressed using the G3 facsimile and JPEG coding standard method respectively. TCP/IP, OOP and window based system software enables the modular design, future expandability, open system interconnectivity, and graphical user interface. In addition, the fast and easy data base access capability and diverse image manipulation functions are also implemented.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.178-184
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• 2015

본 논문에서는 UHD(Ultra High Definition) 영상을 위한 고성능 HEVC(High Efficiency Video Coding) 디블록킹 필터 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 필터링 수행시간 단축을 위해 두 개의 필터로 구성된 4단 파이프라인 구조를 가지며 경계강도 모듈을 병렬 구조로 설계하였다. 또한 저전력 하드웨어 구조를 위해 파이프라인의 단계를 클록 게이팅으로 설계하였고, 파이프라인 과정에서 단일 포트 SRAM에 접근할 때 발생하는 해저드 문제를 해결하기 위해 분할된 메모리 구조로 설계하였다. 전처리 단계에서 단일 포트 SRAM에 데이터를 저장할 때 발생하는 지연시간을 감소하기 위해 새로운 필터링 순서를 제안하였다. 본 논문에서 제안하는 디블록킹 필터 하드웨어 구조는 Verilog HDL로 설계 하였으며, TSMC 0.18um CMOS 표준 셀 라이브러리를 이용하여 합성한 결과 22k 개의 로직 게이트로 구현되었다. 또한, 동작 주파수는 150MHz에서 UHD급 8K 해상도인 $7680{\times}4320@60fps$ 처리가 가능하고 최대 동작 주파수는 285MHz이다. 제안하는 하드웨어 구조의 기본 처리단위 당 사이클 수를 비교 분석한 결과, 처리율이 기존 구조 대비 32% 향상된 결과를 얻었다.

• 대한전자공학회논문지SD
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• 제42권4호
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• pp.61-68
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• 2005

MPEG-2 오디오 압축방식인 AAC(Advanced Audio Coding) LC(Low Complexity) 스테레오 부호화기를 고속으로 구현할 수 있는 칩을 32비트 DSP 코어를 기반으로 설계하고 0.25um CMOS 기술을 이용하여 제작하였다. 계산량과 메모리 용량을 줄이기 위하여 알고리즘 구현방법 측면에서 최적화를 하였으며, FFT(Fast Fourier Transform)를 하드웨어로 구현하여 고속화하였다. 제작된 칩의 크기는 $7.20\times7.20 mm^2$ 이었으며 등가 게이트는 약 830,000 이었으며 70MIPS 이내에서 AAC 부호화를 할 수 있음을 확인하였다.

• 정보처리학회논문지B
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• 제9B권6호
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• pp.715-726
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• 2002

이 논문에서는 범용 DSP칩인 ADSP2181를 사용하여 프랙탈 알고리즘 기반의 영상 부호화기를 설계 제작하였다. 제작된 부호화기는 고정소수점을 지원하는 Analog Device사의 ADSP2181 두 개를 사용하여 구현되었고, 영상부호화는 3단계의 파이프라인 구조에 의해 이루어진다. 첫 번째 파이프라인단인 영상 획득부는 NTSC표준 영상 신호로부터 디지털 영상 데이터를 획득하여 프레임 메모리에 저장한다. 두 번째 단에서의 주제어부에서는 영상 데이터를 프랙탈 알고리즘을 이용하여 부호화를 수행한다. 마지막 단인 출력 제어부는 부호화된 영상 계수를 RS422 포트를 통하여 출력하도록 한다. 설계 제작된 프랙탈 영상 부호화기의 성능은 QCIF 영상 포맷에서 정지영상에 대하여 초당 10프레임 이상의 부호화 속도를 얻었다. 프랙탈 알고리즘을 이용하여 프레임간 중복성을 이용한 영상 부호화시에는 초당 평균 30 프레임 이상의 부호화속도를 얻을 수 있었다.

• 한국통신학회논문지
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• 제32권3C호
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• pp.297-305
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• 2007

본 논문에서는 주요 영화사들로 구성된 DCI(Digital Cinema Initiatives)에 의해 디지털 시네마를 위한 영상 압축 표준으로 제정된 Motion JPEG2000 부호화기를 FPGA를 타겟으로 구현하였다. JPEG2000의 주요 구성요소인 리프팅-기반의 DWT(Discrete Wavelet Transform)와 EBCOT(Embedded Block Coding with Optimized Truncation)의 Tier 1을 하드웨어로 구현하였고, Tier 2과정은 소프트웨어로 구현하였다. 디지털 시네마를 위해 입력 영상의 크기(tile size)는 최대 $1024\times1024$까지의 고해상도를 지원할 수 있도록 하였고, 실시간성을 보장하기 위해 3개의 엔트로피 부호화기를 사용하였다. Verilog-HDL을 이용하여 하드웨어로 구현했을 경우 Altera사의 Stratix EP1S80에서 32,470 LE (logic element)에 해당하는 자원을 사용하면서 FPGA에 사상되었고, 150Mhz의 주파수에서 안정적으로 동작하였다.