• 한국통신학회논문지
• /
• 제38B권11호
• /
• pp.924-933
• /
• 2013

본 논문은 차량 네트워크에 적용되는 IEEE 802.11p MAC 프로토콜에서의 브로드캐스팅 동작을 모델링하였다. 도로상의 안전 서비스 구현에 필요한 beacon 메시지는 브로드캐스팅 방식으로 교환되는데 최적의 안전 서비스 구축을 위해 브로드캐스팅 동작의 해석적 모델링이 필요하다. 모델링에 반영된 IEEE 802.11p 고유의 특성은, CCH(Control Channel)와 SCH(Service Channel) 간의 채널 스위칭 동작과 이로 인해 beacon 메시지를 교환하는 CCH 구간이 시간적 제한을 갖는다는 점, 그리고 재전송이 없다는 점이다. 이러한 고유 특성이 반영된 모델링 설계에서 본 논문은 beacon 메시지의 발생 패턴에 대한 제한을 두지 않았다. 즉, CCH 구간 내 분산된 발생 및 브로드캐스팅을 모델링하였다. 시뮬레이션 결과와의 비교를 통해 본 논문에서 제안한 모델링의 정확성을 확인하였다. 또한, beacon 메시지 발생 및 브로드캐스팅을 분산시킴으로써 전달률, 전송 지연 및 지연의 변동성 등 모든 성능지표가 개선되는 것을 확인하였다.

• 전자공학회논문지
• /
• 제53권8호
• /
• pp.19-27
• /
• 2016

IP 네트워크에서 에너지 절약을 위한 한 가지 방안으로 적응적 버퍼링 기법을 적용한 버스트 패킷 구성 및 그의 알고리즘에 대한 연구가 진행되어 왔다. 본 논문은 IP 네트워크의 ingress 라우터에서 버스트 스트림 패킷을 구성할 때, 에너지 절약을 위한 패킷 버퍼링 구간 결정 방법에 대해 검토한다. 특히 ingress 라우터의 입력 단에서 에너지 절약 효율을 높이기 위해 버스트 스트림 패킷을 만들 때 적응적 버퍼링 구간 및 구현 기법이 요구된다. 본 논문에서는 현재 버퍼링 구간은 과거 버퍼링 구간의 입력 트래픽을 기반으로 결정하는 최선의 적응적 역함수 버퍼링 결정 방식을 제안하고, 그의 에너지 절약과 지연 특성을 시뮬레이션을 통해 분석한다. 본 논문에서 적절한 역 지수함수를 이용하여 버스트 스트림 패킷 구성을 위한 버퍼링 구간을 결정하면, 에너지 절약 효과의 개선 및 평균 지연 변이를 감소시킬 수 있음을 나타낸다. 이 방법은 다른 방법에 비해 우수한 특성을 가지고 있음을 확인한다. 그리고 제안 방법은 다양한 입력 트래픽 유형에 민감하게 반응하지 않으며, 실용적인 방법임을 나타낸다.

• 한국전자파학회논문지
• /
• 제29권5호
• /
• pp.397-400
• /
• 2018

본 논문에서는 칩 면적을 최소화한 65 nm CMOS 기반 30~46 GHz 대역 광대역 증폭기 회로의 설계 및 측정결과에 대하여 기술하였다. 전체 증폭기의 칩 면적을 줄이기 위해 결합 인덕터를 이용한 임피던스 정합회로를 사용하였다. 제작된 광대역 증폭기 회로는 9.3 dB 최대 이득, 16 GHz의 3 dB 대역폭 및 42 % 비대역폭 등의 측정 결과를 보였다. 입출력 반사 손실은 각각 35.8~46.0 GHz 대역과 28.6~37.8 GHz 대역에서 10 dB 이상이다. 공급 전압은 1.2 V이며, 소비 전력은 42 mW이다. 3 dB 대역폭 내에서의 군 지연 변화는 19.1 ps이며, 패드를 제외한 칩 면적은 $0.09mm^2$이다.

• 대한기계학회논문집
• /
• 제15권2호
• /
• pp.463-477
• /
• 1991

This study proposed a new method to design a robot manipulator control system capable of tracking the trajectories of joint angles in a reasonable accuracy to cover with actual situation of varying payload, uncertain parameters, and time delay. The direct adaptive model following control method has been used to improve existing industrial robot manipulator control system design. The proposed robot manipulator controller is operated by adjusting its gains based on the response of the manipulator in such a way that the manipulator closely matches the reference model trajectories predefined by the designer. The manipulator control system studied has two loops: they are an inner loop on adaptive model following controller to compensate nonlinearity in the manipulator dynamic equation and to decouple the coupling terms and an outer loop of state feedback controller with integral action to guarantee the stability of the adaptive scheme. This adaptation algorithm is based on the hyperstability approach with an improved Lyapunov function. The coupling among joints and the nonlinearity in the dynamic equation are explicitly considered. The designed manipulator controller shows good tracking performance in various cases, load variation, parameter uncertainties. and time delay. Since the proposed adaptive control method requires only a small number of parameters to be estimated, the controller has a relatively simple structure compared to the other adaptive manipulator controllers. Therefore, the method used is expected to be well suited for a high performance robot controller under practical operation environments.

• 방송공학회논문지
• /
• 제21권3호
• /
• pp.349-356
• /
• 2016

본 논문에서는 HEVC 부호화기에서의 주어진 Group of picture(GOP) 구조에 맞추어 양자화 파라미터(Quantization parameter, QP)를 효율적으로 할당하는 방법을 제안한다. HEVC에서는 주어진 GOP 설정에 따라 각 비디오 프레임에 다른 QP값들을 할당할 수 있다. 특히, 낮은 QP값은 중요한 프레임에 할당시키고, 높은 QP값은 덜 중요한 프레임들에 할당하는 QP 변화 전략을 통해 압축률 증가를 꾀할 수 있다. 그러나 지금까지 효율적으로 QP를 할당하는 방법에 대한 정밀한 분석은 철저히 이루어진 바가 없다. HEVC 참조소프트웨어 부호화기에서도 단지 단조로운 QP 할당 방식만을 사용하고 있을 뿐이다. 본 제안기술은 QP할당을 각 GOP마다 적응적으로 하는 방식으로써, 그 기반은 GOP간의 시간적인 동적 활동 특성들을 활용한다는 것에 있다. 실험 결과, 저지연 부호화 환경설정에서 제안기술은 HEVC 테스트 모델(HM)과 비교하여 BD-rate의 관점으로 7.3%의 압축률을 더 이루었으며, 타 QP 할당방식 연구보다도 평균적으로 압축성능이 우월함을 확인하였다.

• 한국멀티미디어학회논문지
• /
• 제12권1호
• /
• pp.69-84
• /
• 2009

본 논문에서는, 인터넷 방송을 원하는 다수의 개인들 혹은 소규모 조직들을 위한 실시간 웹캐스팅 프레임워크가 설계, 구현된다. 그리하여 콘텐츠 전달을 위한 최소한의 장비만 보유하고 있으면 누구나 손쉽게 자신의 인터넷 방송이 가능하도록 하자는 것이 제안된 프레임워크의 목적이다. 이러한 시스템은 다양한 동작 환경에 용이하게 대처할 수 있도록 유연성 있는 구조를 가져야 한다. 제안된 프레임워크는 3가지 유형의 컴포넌트를 기반으로 하는 계층 구조로 이루어져 있어, 그에 연관된 계층의 컴포넌트 변경을 통해 내부 혹은 외부의 동작 환경의 변화에 효과적으로 대처할 수 있다. 또한 상위 계층의 컴포넌트들을 하드웨어 플랫폼과 어떻게 대응시키느냐에 따라, 비용과 성능 면에서, 다양한 유형의 목적하는 시스템을 구축할 수 있다는 장점도 가지고 있다. 그리하여 제안된 프레임워크를 기반으로 인터넷 방송 시스템이 실제로 구현되고, 콘텐츠를 생성하는 제작부의 수와 시청자에 해당하는 수신부의 수의 변화에 따른 응답지연 시간이 측정된다. 그리하여 응답지연 시간은 잘 알려진 성능 모델 중 하나인 M/M/1 성능 모델을 따르고 있으며 현재 구현된 시스템은 약 16 내지 20여개 정도의 제작부를 수용할 수 있음을 보여주었다.

• 한국통신학회논문지
• /
• 제27권8C호
• /
• pp.803-811
• /
• 2002

트리 구조의 광 가입자망인 ATM-PON에서의 DBA 기능은 다양한 트래픽을 경제적이고 효율적으로 전송하기위해 연구되어 왔다. 본 논문에서는 ONU의 버퍼상태정보 전달방법 및 공정한 대역할당방법 등을 포함한 효율적인 DBA 알고리즘을 제안한다. DBA 알고리즘은 사용자측에서 발생한 트래픽의 형태를 그대로 유지하면서 상향데이터 흐름을 효과적으로 다중화하고, 트래픽 종류별 QoS를 만족시키도록 설계되어야 한다. 이를 위하여, 제안한 알고리즘에서는 각 ONU의 버퍼상태정보 외에 ONU 마다 다섯 종류의 대역정보를 사용한다. ONU의 버퍼상태정보를 OLT로 전달하기 위한 방법으로 미니슬롯을 사용한다. 각 미니슬롯은 해당 ONU의 버퍼에 있는 비실시간 셀이 얼마나 되는지를 나타낸다. OLT는 각 ONU에 정의된 다섯 종류의 대역정보 및 미니슬롯을 통해 전달받은 각 ONU의 버퍼에 있는 비실시간 셀 수를 이용하여 각 ONU에 공평하게 대역을 할당한다. 제안한 DBA 알고리즘에 대한 성능평가를 위하여 평균전송지연시간 및 지연변이 등의 관점에서 시뮬레이션을 실시하여 그 결과를 기술한다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제13권4호
• /
• pp.303-317
• /
• 2013

Two novel clocking strategies for a high-speed multi-channel serializer-deserializer (SERDES) are proposed in this paper. Both of the clocking strategies are based on groups, which facilitate flexibility and expansibility of the SERDES. One clocking strategy is applicable to moderate parallel I/O cases, such as high density, short distance, consistent media, high temperature variation, which is used for the serializer array. Each group within the strategy consists of a full-rate phase-locked loop (PLL), a full-rate delay-locked loop (DLL), and two fixed phase alignment (FPA) techniques. The other is applicable to more awful I/O cases such as higher speed, longer distance, inconsistent media, serious crosstalk, which is used for the deserializer array. Each group within the strategy is composed of a PLL and two DLLs. Moreover, a half-rate version is chosen to realize the desired function of 1:2 deserializer. Based on the proposed clocking strategies, two representative ICs for each group of SERDES are designed and fabricated in a standard $0.18{\mu}m$ CMOS technology. Measurement results indicate that the two SERDES ICs can work properly accompanied with their corresponding clocking strategies.

• 대한전자공학회논문지SD
• /
• 제47권7호
• /
• pp.17-22
• /
• 2010

본 논문에서는 Mach-Zehnder 광변조기의 양방향 변조를 이용하는 새로운 광섬유격자 센서 검출 방법을 제안하고 실험을 통하여 그 유용성을 밝힌다. 제안한 구조는 광대역 광원, 광섬유격자, Mach-Zehnder 광변조기, chirped 광섬유격자, 그리고 광 검출기로 구성된다. 실험을 통하여 제안한 구조의 전달함수를 구하고, 505 MHz에서 525 MHz까지 주파수 영역에서 10개의 다른 파장을 가진 광에 대한 FSR(free spectral range)의 변화로부터 시간지연을 계산한다. 구한 결과로부터 광의 파장 변화에 따른 시간지연이 12.9 ps/0.2 nm 값을 가지면서 매우 선형적임을 알 수 있다. 이러한 결과는 광섬유격자를 이용한 스트레인 또는 온도 센서에 이용할 수 있다.

• Journal of Power Electronics
• /
• 제16권6호
• /
• pp.2024-2034
• /
• 2016

This paper presents a DC-DC buck converter with a Phase-Locked Loop (PLL) that can compensates for power efficiency degradation over a wide input range. Its switching frequency is kept at 2 MHz and the delay difference between the High side driver and the Low side driver can be minimized with respect to Process, Voltage and Temperature (PVT) variations by adopting the PLL. The operation mode of the proposed DC-DC buck converter is automatically changed to Pulse Width Modulation (PWM) or PWM frequency modes according to the load condition (heavy load or light load) while supporting a maximum load current of up to 1.2 A. The PWM frequency mode is used to extend the CCM region under the light load condition for the PWM operation. As a result, high efficiency can be achieved under the light load condition by the PWM frequency mode and the delay compensation with the PLL. The proposed DC-DC buck converter is fabricated with a $0.18{\mu}m$ BCD process, and the die area is $3.96mm^2$. It is implemented to have over a 90 % efficiency at an output voltage of 5 V when the input range is between 8 V and 20 V. As a result, the variation in the power efficiency is less than 1 % and the maximum efficiency of the proposed DC-DC buck converter with the PLL is 95.4 %.