• 한국정보통신학회논문지
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• 제17권9호
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• pp.2041-2047
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• 2013

본 논문에서는 DVB-S2 기반 고속 LDPC 복호를 위한 알고리즘을 제안하였다. 체크 노드 연산중에 비트 노드 연산을 수행하여 기존의 LDPC 복호 알고리즘에 비해 반복횟수를 줄일 수 있는 horizontal shuffle scheduling 알고리즘을 기반으로 하여 복호 속도를 보다 고속화 할 수 있는 알고리즘을 제안하였다. 기존의 체크 노드 연산은 하나의 메모리에서 값을 가져오기 때문에 체크 노드 연산과정에서 많은 지연이 발생 하는데 이를 row weight의 개수인 dc개의 병렬구조로 설계함으로써 체크 노드 연산과정의 지연을 줄일 수 있고 따라서 고속 복호가 가능하다. 이를 DVB-S2에 제시되고 있는 다양한 부호화율에서 dc개의 분리 할 수 있는 최대의 메모리를 제시하고 전송률을 제시하였다.

• 한국통신학회논문지
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• 제23권6호
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• pp.1409-1418
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• 1998

최근의 오디오 압축 알고리듬은 다양한 코딩 기법을 조합하여 사용하고 있다. 이들은 DSP 작업(DSP task), 제어 작업(controller task), 그리고 혼합 작업(mixed task)으로 나눌 수 있다. 기존의 DSP 프로세서들은 이들 중 DSP 작업만을 효율적으로 설계되어 있어 제어작업이나 혼합작업에 대해서는 자원을 효율적으로 활용하지 못하는 단점이 있다. 본 논문에서는 기존의 DSP 프로세서가 가지는 DSP 작업에 대하여 고성능을 그대로 유지하면서 제어작업과 혼합작업에서도 좋은 성능을 가지는 새로운 구조를 제안하고 구현하였다. 제안된 프로세서 YSP-3는 4개의 실행 유닛 (곱셈기, 2개의 ALU, 메모리 접근 유닛)을 병렬로 배치한 후 4-way 수퍼스칼라명령어 구조를 사용하여 각 우ㅠ닛을 독립적으로 사용할 수 있도록 하였다. 제안된 구조는 일반적인 DSP 알고리듬과 AC-3 디코딩 알고리듬을 실행하여 성능을 평가하였다. 마지막으로 VHDL을 통해 $0.6\$\mu$textrm{m}$-3ML 표준셀 기술로 합성한 후 Compass상에서 모의실험으로 통해 33MHz의 시스템 클럭에 대해 최대 지연시간 상황에서 실시간 동작을 확인하였다.

• 한국통신학회논문지
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• 제36권4A호
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• pp.414-422
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• 2011

모바일 WiMAX 표준 IEEE 802.16e의 블록길이 2,304 비트, 부호율 1/2을 지원하는 LDPC(low-density parity-check) 복호기를 설계하였다. 설계된 LDPC 복호기는 최소-합(min-sum) 알고리듬과 layered 복호를 기반으로 $96{\times}96$ 크기의 부행렬을 병렬로 처리하는 부분병렬 구조를 갖는다. 최소-합 알고리듬의 특징을 이용하여 메모리 용량을 감소시킬 수 있는 새로운 방법을 고안하여 적용함으로써 검사노드 메모리 용량을 기존의 방법보다 46% 감소시켰다. Verilog HDL로 설계된 LDPC 복호기를 $0.18{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 174,181개의 게이트와 52,992 비프의 메모리로 구현되었으며, Eb/No=2.1dB의 AWGN 채널에 대해 평균 비트 오율 (BER)는 $4.34{\times}10^{-5}$이고, 100 MHz@1.8-V로 동작하여 약 417 Mbps의 성능을 갖는다.

• 한국정보통신학회논문지
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• 제18권6호
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• pp.1323-1329
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• 2014

본 논문은 인접 심볼 간의 간섭이 발생하지 않는 최대 데이터 전송률인 Nyquist rate 보다 빠르게 데이터를 전송하여 전송량을 증가시키는 FTN(Faster than Nyquist) 기법을 이용하여 효율적인 복호 방식을 분석한다. FTN 신호 전송시 발생하는 ISI(Inter-Symbol Interference) 를 최소화하기 위해 간섭량을 비터비 등화기의 가지 정보로 활용하여 비터비 등화기 모델을 제안한다. 본 논문에서는 FTN 신호를 복호하기 위해 BCJR 기법을 이용한 비터비 등화기와 LDPC 복호기간의 반복으로 이루어진 터보 등화 기법을 이용하여 복호한다. BCJR 복호시 트렐리스 구조를 본 논문에서는 유클리디언 거리를 최대로 함으로써 기존의 방식보다 성능이 향상됨을 알 수 있으며, 이에 따른 FTN 신호의 전송량 증가별 성능을 비교한다.

• 한국통신학회논문지
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• 제29권10C호
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• pp.1469-1483
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• 2004

이 논문에서는 스트리밍 미디어에 대해 속도 대비 왜곡을 최적화하는 패킷 스케줄링 알고리듬을 제안한다. 수신단은 패킷을 받으면 ACK를 보내는데, 주기적으로 관측한 채널 throughput을 함께 보낸다. 비디오 패킷의 중요도는 움직임 백터, 텍스처 필드, 시간계층화를 고려하여 GOP 내에서의 위치에 의해 결정되며, 이것을 이용하여 서브스트림을 정의한다. 서버는 수신단으로부터 온 응답 정보와 비디오의 통계적 특징을 사용하여 임의의 시점에서 전송하고자 하는 최적의 서브스트림을 결정한다. 이를 위해 스트리밍 시스템을 류잉 시스템으로 모델링하고, 각 서브.스트림에 있는 프레임의 복호화 실패을을 체감대역폭을 이용하여 계산하고 그 시점에 전송할 최적의 서브스트림을 선택한다. 수신단이 주기적으로 기록하고 전송한 채널정보에 대해, 송신단은 최적의 서브스트림을 새로이 계산하는데, 그때까지 서브스트링의 데이터는 Earliest Deadline First(EDP)방식으로 전송핀다. 이 때, 전송 순서는 원래의 재생 순서와 다르게 된다. 그리고, 실제 비디오 데이터를 사용한 실험에서, 제안한 스케줄링이 기존의 순차적인 전송보다 성능이 좋다는 것을 보여준다.

• 대한전자공학회논문지TC
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• 제41권3호
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• pp.187-187
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• 2004

이 논문에서는 임의의 블록 길이 n과 메시지 길이 k를 갖는 Reed-Solomon (RS) 부호를 연속적으로 복호하도록 프로그램 될 수 있는 가변형 RS 복호기의 효율적인 구조를 제안한다. 이 복호기는 단축형 RS 부호의 복호를 위해 영을 삽입할 필요가 없도록 하며, 변수 n과 k, 결과적으로 에러정정 능력 t의 값들을 매 부호어 블록마다 변화시킬 수 있다. 복호기는 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 한 3단계 파이프라인 처리를 수행한다. 각 단계는 분리된 클럭에 의해 구동될 수 있으므로 단계 2 그리고/또는 단계 3에 고속 클럭을 사용함으로써 단지 2단계의 파이프라인 처리로 동작시킬 수 있다. 또한 입출력에서 서로다른 클럭을 사용하는 경우에도 사용할 수 있다. 각 단계는 가변 블록 길이를 갖는 RS 부호를 복호하기에 적합한 구조를 갖도록 설계되었다. 변화하는 t 값을 위해 MEA의 새로운 구조가 설계된다. MEA 블록에서 천이 레지스터들의 동작 길이는 하나 감소되었으며, t의 서로 다른 값에 따라서 변화될 수 있다. 간단한 회로로써 동작 속도를 유지하기 위해 MEA 블록은 재귀적 기법과 고속 클럭킹 기법을 사용한다. 이 복호기는 버스트 모드 뿐 아니라 연속 모드로 수신된 부호어를 복호할 수 있으며, 과 가변성으로 인해 다양한 분야에서 사용될 수 있다. GF($2^8$) 상에서 최대 10의 에러정정 능력을 갖는 가변형 RS 복호기를 VHDL로 설계하였으며, FPGA 칩에 성공적으로 합성하였다.

• 대한전자공학회논문지TC
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• 제41권3호
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• pp.29-38
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• 2004

이 논문에서는 임의의 블록 길이 n과 메시지 길이 k를 갖는 Reed-Solomon (RS) 부호를 연속적으로 복호하도록 프로그램 될 수 있는 가변형 RS 복호기의 효율적인 구조를 제안한다. 이 복호기는 단축형 RS 부호의 복호를 위해 영을 삽입할 필요가 없도록 하며, 변수 n과 k, 결과적으로 에러정정 능력 t의 값들을 매 부호어 블록마다 변화시킬 수 있다. 복호기는 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 한 3단계 파이프라인 처리를 수행한다. 각 단계는 분리된 클럭에 의해 구동될 수 있으므로 단계 2 그리고/또는 단계 3에 고속 클럭을 사용함으로써 단지 2단계의 파이프라인 처리로 동작시킬 수 있다. 또한 입출력에서 서로다른 클럭을 사용하는 경우에도 사용할 수 있다. 각 단계는 가변 블록 길이를 갖는 RS 부호를 복호하기에 적합한 구조를 갖도록 설계되었다. 변화하는 t 값을 위해 MEA의 새로운 구조가 설계된다. MEA 블록에서 천이 레지스터들의 동작 길이는 하나 감소되었으며, t의 서로 다른 값에 따라서 변화될 수 있다. 간단한 회로로써 동작 속도를 유지하기 위해 MEA 블록은 재귀적 기법과 고속 클럭킹 기법을 사용한다. 이 복호기는 버스트 모드 뿐 아니라 연속 모드로 수신된 부호어를 복호할 수 있으며, 과 가변성으로 인해 다양한 분야에서 사용될 수 있다. GF(2$^{8}$ ) 상에서 최대 10의 에러정정 능력을 갖는 가변형 RS 복호기를 VHDL로 설계하였으며, FPGA 칩에 성공적으로 합성하였다.

• 디지털산업정보학회논문지
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• 제10권1호
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• pp.47-53
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• 2014

LTE-Advanced is the evolved version of LTE which is currently in progress at the 3GPP. At present, as the number of smart phone users is rapidly increasing, the demand for ever more capacity is driven largely by video usage and high quality data communication and so on, this let more researchers study about LTE-A all over the world. LTE-A aims to achieve improved service and communication quality over 3G system at the aspect of throughput, peak data rate, latency, and spectral efficiency. Among various features in LTE-A, the multi-user MIMO(MU-MIMO), in which the base station transmits several streams to multiple receivers, has expected to give better quality for system. In this paper, we investigate performances of various types of downlink receivers with fixed number of antennas. we first review the development process from LTE to LTE-A. Second we introduce TM9 which is adopted in Rel.10 for MU-MIMO system, including the MU-MIMO system model and the explanation on the algorithm used in system. We also have brief introduction about sub-blocking in turbo decoding, finally we compare the performance between the uncoded case and coded case which is using turbo encoding.

• Journal of Information Processing Systems
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• 제8권1호
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• pp.159-174
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• 2012

This paper presents a study on a high-performance design for a block cipher algorithm implemented on modern many-core graphics processing units (GPUs). The recent emergence of VLSI technology makes it feasible to fabricate multiple processing cores on a single chip and enables general-purpose computation on a GPU (GPGPU). The GPU strategy offers significant performance improvements for all-purpose computation and can be used to support a broad variety of applications, including cryptography. We have proposed an efficient implementation of the encryption/decryption operations of a block cipher algorithm, SEED, on off-the-shelf NVIDIA many-core graphics processors. In a thorough experiment, we achieved high performance that is capable of supporting a high network speed of up to 9.5 Gbps on an NVIDIA GTX285 system (which has 240 processing cores). Our implementation provides up to 4.75 times higher performance in terms of encoding and decoding throughput as compared to the Intel 8-core system.

• 전기전자학회논문지
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• 제21권3호
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• pp.280-283
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• 2017

HEVC(high efficiency video coding)의 엔트로피 코딩 방식인 CABAC(context-based adaptive binary arithmetic coding)에서는 각 구문 요소의 발생 확률을 추정하는 문맥 모델이 사용된다. 본 논문에서는 CABAC 복호화에 필요한 문맥 모델러를 설계하고 이를 구현하였다. 초기화에 필요한 연산 숫자를 줄이고 속도를 높이기 위해 참조 테이블을 사용하였으며, HEVC의 표준 테스트 영상 및 표준 부호기 구성에 대해 12가지의 시뮬레이션을 수행하여 모두 성공적으로 동작하는 것을 확인하였다. 설계된 문맥 모델러를 0.18um에서 합성하였을 때의 최대 동작 주파수, 최대 처리율 및 게이트 수는 각각 200 MHz, 200 Mbin/s, 29,268 게이트이다.