• 한국통신학회논문지
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• 제31권5A호
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• pp.517-525
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• 2006

본 논문은 다수의 RFID 태그가 사용되고 있는 환경에서 고속 필터링을 수행하기 위한 필터링 엔진을 설계한다. 이를 위하여 우리는 고속 라우터나 방화벽에 적용되었던 고속 패킷 필터링 기법이 RFID 데이터 필터링과 매우 유사함을 보이고 그 중 대표적인 기법인 Bit Parallelism 기반의 Aggregated Bit Vector(ABV)를 고속 RFID 필터링 엔진에 적용한다. 또한, RFID 데이터 필터링의 성향을 관찰한 결과 태그 인식 및 필터 부합의 시간적 중복성을 발견하고 두 가지 캐쉬(태그 캐쉬, 필터 캐쉬)를 적용하여 추가적인 필터링 성능 향상을 꾀하였다. 설계한 RFID 고속 필터링 엔진의 성능 평가를 위해 프로토타입 애플리케이션을 제작하여 시뮬레이션을 수행하였다. 결과로써 기존의 순차적인 RFID 데이터 필터링에 비해 고속의 필터링 성능을 보이며 특히 필터의 수가 증가할수록 필터링의 효율이 높아짐을 보인다.

• 한국멀티미디어학회논문지
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• 제19권2호
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• pp.291-299
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• 2016

To enhance network efficiency, named-data networking (NDN) implements data caching functionality on intermediate network nodes, and then the nodes directly respond to request messages for cached data. Through the processing of request messages in intermediate node, NDN can efficiently reduce the amount of network traffic, also solve network congestion problems near data sources. Also, NDN provides a data authenticate mechanism so as to prevent various Internet accidents caused from the absence of an authentication mechanism. Hence, through applying NDN to various smart IT convergence services, it is expected to efficiently control the explosive growth of network traffic as well as to provide more secure services. Basically, it is important factors of NDN which data is cached and where nodes caching data is located in a network topology. This paper first analyzes previous works caching content based on the popularity of the content. Then ii investigates the hitting rate of caches in each node of a network topology, and then propose an improved caching scheme based on the result of the analyzation. Finally, it evaluates the performance of the proposal.

• 정보처리학회논문지A
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• 제16A권2호
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• pp.69-78
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• 2009

캐쉬의 성능을 향상시키는 가장 효과적인 방법은 프로그램 수행 특성에 내재되어 있는 시간적 (temporal locality) 지역성과 공간적 지역성(spatial locality)을 활용하는 것이다. 본 논문은 프로그램 수행 특성에 적합한 시간적/공간적 지역성을 이용하기 위한 뱅크 선택 메커니즘을 가진 고성능 저전력 캐쉬 구조를 제안하였다. 제안하는 캐쉬 시스템은 다른 블록 크기와 다른 연관도를 가지는 두개의 캐쉬로 구성되어 진다. 즉 작은 블록 크기를 지원하는 직접사상 구조의 주 캐쉬(main direct-mapped cache)와 큰 블록을 지원하는 완전연관 버퍼 (fully associative buffer)로 구성되어 진다. 특히 주 캐쉬는 저전력을 위해 2-뱅크로 구성되며, 완전연관 버퍼에서 선택되어진 작은 블록은 제안된 뱅크 선택 알고리즘에 의해 주 캐쉬의 뱅크에 저장된다. 제안된 뱅크 선택 알고리즘과 3비트 상태 비트를 이용하여 시간적 지역성이 높은 데이터들을 주 캐쉬에 선택적으로 저장함으로써 고성능의 효과를 얻을 수 있었다. 제안된 알고리즘은 또한 충돌 미스 (conflict miss)와 캐쉬 오염 (cache pollution)을 효과적으로 줄여준다. 시뮬레이션 결과에 따르면, 평균 접근 실패율의 경우 Mibench 응용군에 대해 Victim 캐쉬에 비해 23%, STAS 캐쉬에 비해 32%의 감소효과를 보여준다. 평균 메모리 접근 시간의 경우 Victim 캐쉬에 비해 14%, STAS 캐쉬에 비해 18%의 감소효과를 얻을 수 있었다. 에너지 소비의 관점에서도 제안된 캐쉬 시스템은 Victim 캐쉬와 STAS 캐쉬에 비해 약 10% 감소 효과를 얻을 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.80-90
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• 2016

Thanks to superior leakage energy efficiency compared to SRAM cells, STTRAM cells are considered as a promising alternative for a memory element in on-chip caches. However, the main disadvantage of STTRAM cells is high write energy and latency. In this paper, we propose a low-cost write filter (WF) cache which resides between the load/store queue and STTRAM-based L1 data cache. To maximize efficiency of the WF cache, the line allocation and access policies are optimized for reducing energy consumption of STTRAM-based L1 data cache. By efficiently filtering the write operations in the STTRAM-based L1 data cache, our proposed WF cache reduces energy consumption of the STTRAM-based L1 data cache by up to 43.0% compared to the case without the WF cache. In addition, thanks to the fast hit latency of the WF cache, it slightly improves performance by 0.2%.

• 반도체디스플레이기술학회지
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• 제22권3호
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• pp.142-148
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• 2023

In this paper, we identify performance issues in executing compute kernels from PolyBench, which includes compute kernels that are the core computational units of various data-intensive workloads, such as deep learning and data-intensive applications, on Processing-in-Memory (PIM) devices. Therefore, using our in-house simulator, we measured and compared the various performance metrics of workloads based on traditional out-of-order and in-order processors with Processing-in-Memory-based systems. As a result, the PIM-based system improves performance compared to other computing models due to the short-term data reuse characteristic of computational kernels from PolyBench. However, some kernels perform poorly in PIM-based systems without a multi-layer cache hierarchy due to some kernel's long-term data reuse characteristics. Hence, our evaluation and analysis results suggest that further research should consider dynamic and workload pattern adaptive approaches to overcome performance degradation from computational kernels with long-term data reuse characteristics and hidden data locality.

• 한국정보과학회논문지:시스템및이론
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• 제27권7호
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• pp.665-674
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• 2000

높은 캐쉬 구역성을 나타내는 데이터 병렬 프로그램들에서 그레인 크기의 선정은 캐쉬 성능에 커다란 영향을 마친다. 선택된 그레인 크기가 프로세서들 사이에 균등한 부하 배분을 제공하더라도 내재하는 캐쉬 효과를 무시한 그레인 크기는 하나의 프로세서에 할당된 그레인들 사이에 주소 간섭을 발생되게 한다. 이런 주소 간섭은 캐쉬 충돌 실패를 발생하기 때문에 캐쉬 구역성에 부정적 영향을 미치게 된다. 이러한 문제점을 해결하기 위해서 본 논문에서는 직접 사상 캐쉬의 특정을 바탕으로 캐쉬 크기와 프로세서 개수들로부터 최적 그레인 크기를 유도한다. 제안된 방법은 캐쉬 공간 내에서 그레인들이 동일한 주소로 사상 되지 않게 하므로 캐쉬 충돌 실패를 감소시킨다. 모의 시험 결과는 제안된 최적 그레인 크기는 직접 사상 캐쉬상에서 캐쉬 실패를 줄이므로 시험된 데이터 병렬 프로그램들의 성능을 개선시킴을 보인다.

• 대한전자공학회논문지
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• 제27권7호
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• pp.1005-1014
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• 1990

This paper proposes the control unit of a 32-bit high-performance RISC type microprocessor. This control unit controls the whole data path of target processor and on chip instruction/data caches in 4-stage pipelined scheme. For the improvement of speed, large parts of data path and control unit are designed by domino-CMOS and hard-wired circuit technology. First, in this paper, target processor's instruction set and data path are defined, and next, all signals needed to control the data path are analyzed. The decoder of control unit and clock generated logic block are implemented in DCAL(Dynamic CMOS Array Logic) with modified clock scheme for the purpose of speed up and supporting RISC processor's pipelined architecture efficiently.

• 대한임베디드공학회논문지
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• 제6권6호
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• pp.383-391
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• 2011

As we know the effects of cache memory research, instruction and data caches can be separated for higher performance with Harvard CPUs. In this paper, we shows the efficiency of buffer system in the instruction and data flash storage medium. And we analyzed characteristics of the data and instruction flash and evaluated the performance. Finally, we propose the best buffer structure with an optimal block size and buffer size for the instruction and data flash.

• 대한전자공학회논문지
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• 제27권8호
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• pp.1201-1210
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• 1990

This paper proposes on-chip instruction and data cache memories on RISC reduced instruction set computer) architecture which supports fast instruction fetch and data read/write, and enables RISC processor under research to obtain high performance. In the execution of HLL(high level language) programs, heavily used local scalar variables are stored in large register file, but arrays, structures, and global scalar variables are difficult for compiler to allocate registers. These problems can be solved by on-chip Instruction/Data cache. And each cycle of instruction fetch, pad delay causes the lowering of the processors's performance. Cache memories are designed in CMOS technology and SRAM(static-RAM), that saves layout area and power dissipation, is used for instruction and data storage. To speed up and support RISC processor's piplined architecture efficiently, hardwired logic technology is used overall circuits i cache blocks. The schematic capture and timing simulation of proposed cache memorises are performed on Apollo DN4000 workstation using Mentor Graphics CAD tools.

• 한국인터넷방송통신학회논문지
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• 제9권3호
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• pp.165-171
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• 2009

무선 모바일 애드 혹 망 기술과 P2P 서비스 기술의 급속한 발전과 더불어, 모바일 애드-혹 망에서의 P2P 서비스를 통합하려는 시도와 많은 통합 응용들의 개발이 활발히 이루어지고 있다. 하지만 모바일 애드-혹 망에서의 모바일 사용자들의 높은 이동성은 이들 사이에서의 안정적인 P2P 서비스를 구현하는데 많은 어려움을 낳는다. 본 논문에서 우리는 이러한 문제점을 해결하기 위해 모바일 환경에서 효율적인 파일 공유와 관리를 하고, 좋은 성능을 성취할 수 있도록 피어들 중간에 분산된 캐시를 두어 빈번하게 요청되는 파일에 대한 인기도를 고려한 파일 캐시를 이용한 효율적인 모바일 P2P 서비스 방법을 제안한다. 제안하는 방법은 분석적 모델을 이용하여 그 성능을 평가하고, 기존의 P2P 망에서의 DHT 기반 서비스 기법과 비교하였다.