• 제목/요약/키워드: Data Architectures

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대규모 유전자 상호작용 네트워크 추론을 위한 클라이언트-서버 시스템 구조 (Client-Server System Architecture for Inferring Large-Scale Genetic Interaction Networks)

  • 김영훈;이필현;이도헌
    • Bioinformatics and Biosystems
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    • 제1권1호
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    • pp.38-45
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    • 2006
  • 본 논문은 베이지안 네트워크를 기반으로 대규모 유전자 상호작용 네트워크를 추론하기 위한 클라이언트-서버 시스템 구조를 제시한다. 유전체 수준(genome-wide)의 대규모 유전자 상호작용 네트워크를 베이지안 네트워크 형태로 추론하기 위해서는 병렬 서버를 이용하더라도 통상 수십시간이 소요된다. 따라서, 일반적인 대화형(interactive) 독자(standalone) 시스템 구조보다는 배치형(batch) 분산(distributed) 시스템 구조가 적합하다. 본 논문에서는 그와 같은 상황에 적합한 느슨한 연결의 (loosely-coupled) 클라이언트-서버 시스템을 구현할 결과를 기술한다. 유전자 상호작용 네트워크 추론은 크게 두 단계로 나누어진다. 첫째로, 생물주석정보(biological annotation)과 유전자 발현정보(expression data)를 사용하여, 전체 유전자 집단을 서로 중복이 가능한 모듈들로 나누며, 둘째로, 각각의 모듈들에 대해 독립적인 베이지안 학습을 수행하여 추론결과를 얻고, 각 모듈들이 공통으로 포함하는 유전자를 사용하여 각 모듈의 추론결과들을 하나로 통합한다.

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확장된 스캔 경로 구조의 성능 평가에 관한 연구 (A Study on the Performance Analysis of an Extended Scan Path Architecture)

  • 손우정
    • 한국컴퓨터정보학회논문지
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    • 제3권2호
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    • pp.105-112
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    • 1998
  • 본 논문에서는 다중 보드를 시험하기 위한 새로운 구조인 확장된 스캔 경로(ESP: Extended Scan Path) 구조를 제안한다. 보드를 시험하기 위한 기존의 구조로는 단일 스캔경로와 다중 스캔 경로가 있다. 단일 스캔경로 구조는 시험 데이타의 전송 경로인 스캔 경로가 하나로 연결되므로 스캔 경로가 단락이나 개방으로 결함이 생기면 나머지 스캔 경로에올바른 시험 데이타를 입력할 수 없다. 다중 스캔 경로 구조는 다중 보드 시험 시 보드마다별도의 신호선이 추가된다 그러므로 기존의 두 구조는 다중 보드 시험에는 부적절하다. 제안된 ESP 구조를 단일 스캔 경로 구조와 비교하면, 스캔 경로 상에 결함이 발생하더라도 그 결함은 하나의 스캔 경로에만 한정되어 다른 스캔 경로의 시험 데이타에는 영향을 주지않는다. 뿐만 아니라, 비스트 (BIST: Built In Self Test)와 IEEE 1149.1 경계면 스캔 시험을 병렬로 수행함으로써 시험에 소요되는 시간을 단축한다. 본 논문에서는 제안한 ESP 구조와 기존 시험 구조의 성능을 비교하기 위해서 수치적 비교를 한다.

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저 전력 시스템 온 칩 설계를 위한 버스 분할 기술 (Bus Splitting Techniques for Low Power SoC Design)

  • 임호영;윤미선;신현철;박성주
    • 한국정보과학회논문지:시스템및이론
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    • 제32권6호
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    • pp.324-332
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    • 2005
  • 일반적으로 버스에서 소모되는 에너지는 전체 시스템에서 큰 비중을 차지한다. 버스 분할 방법은 시스템의 소모 에너지를 줄이고 각 버스 세그먼트들의 기생 부하(parasitic load)를 감소시킴으로서 지연시간을 줄이는데 사용될 수 있다. 버스를 분할함에 있어서 버스에 의해 상호 연결된 처리소자들 사이의 데이타 교환 확률 분포에 따라 가장 적은 에너지를 소모하는 버스 분할 방법은 달라질 수 있다. 본 연구에서는 수평적인 버스 분할 구조의 확장된 개념으로 트리구조 기반의 버스 분할 방법에 대해 연구하고, 이를 바탕으로 여러 가지 버스 분할 방법 중에서 주어진 시스템의 처리소자 간 데이타 교환 확률의 분포에 따라 가장 적합한 구조를 선택하는 문제에 대해 논하였다. 실험 결과는 제안된 방법들이 버스에서 소모되는 에너지를 최대 83$\%$까지 감소시킬 수 있음을 보여준다.

엔트로피 시계열 데이터 추출과 순환 신경망을 이용한 IoT 악성코드 탐지와 패밀리 분류 (IoT Malware Detection and Family Classification Using Entropy Time Series Data Extraction and Recurrent Neural Networks)

  • 김영호;이현종;황두성
    • 정보처리학회논문지:소프트웨어 및 데이터공학
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    • 제11권5호
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    • pp.197-202
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    • 2022
  • IoT (Internet of Things) 장치는 취약한 아이디/비밀번호 사용, 인증되지 않은 펌웨어 업데이트 등 많은 보안 취약점을 보여 악성코드의 공격 대상이 되고 있다. 그러나 CPU 구조의 다양성으로 인해 악성코드 분석 환경 설정과 특징 설계에 어려움이 있다. 본 논문에서는 CPU 구조와 독립된 악성코드의 특징 표현을 위해 실행 파일의 바이트 순서를 이용한 시계열 특징을 설계하고 순환 신경망을 통해 분석한다. 제안하는 특징은 바이트 순서의 부분 엔트로피 계산과 선형 보간을 통한 고정 길이의 시계열 패턴이다. 추출된 특징의 시계열 변화는 RNN과 LSTM으로 학습시켜 분석한다. 실험에서 IoT 악성코드 탐지는 높은 성능을 보였지만, 패밀리 분류는 비교적 성능이 낮았다. 악성코드 패밀리별 엔트로피 패턴을 시각화하여 비교했을 때 Tsunami와 Gafgyt 패밀리가 유사한 패턴을 나타내 분류 성능이 낮아진 것으로 분석되었다. 제안된 악성코드 특징의 데이터 간 시계열 변화 학습에 RNN보다 LSTM이 더 적합하다.

Sex determination from lateral cephalometric radiographs using an automated deep learning convolutional neural network

  • Khazaei, Maryam;Mollabashi, Vahid;Khotanlou, Hassan;Farhadian, Maryam
    • Imaging Science in Dentistry
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    • 제52권3호
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    • pp.239-244
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    • 2022
  • Purpose: Despite the proliferation of numerous morphometric and anthropometric methods for sex identification based on linear, angular, and regional measurements of various parts of the body, these methods are subject to error due to the observer's knowledge and expertise. This study aimed to explore the possibility of automated sex determination using convolutional neural networks(CNNs) based on lateral cephalometric radiographs. Materials and Methods: Lateral cephalometric radiographs of 1,476 Iranian subjects (794 women and 682 men) from 18 to 49 years of age were included. Lateral cephalometric radiographs were considered as a network input and output layer including 2 classes(male and female). Eighty percent of the data was used as a training set and the rest as a test set. Hyperparameter tuning of each network was done after preprocessing and data augmentation steps. The predictive performance of different architectures (DenseNet, ResNet, and VGG) was evaluated based on their accuracy in test sets. Results: The CNN based on the DenseNet121 architecture, with an overall accuracy of 90%, had the best predictive power in sex determination. The prediction accuracy of this model was almost equal for men and women. Furthermore, with all architectures, the use of transfer learning improved predictive performance. Conclusion: The results confirmed that a CNN could predict a person's sex with high accuracy. This prediction was independent of human bias because feature extraction was done automatically. However, for more accurate sex determination on a wider scale, further studies with larger sample sizes are desirable.

A Named Data Networking Testbed with Global NDN Connection

  • ;임헌국
    • 한국통신학회논문지
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    • 제40권12호
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    • pp.2419-2426
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    • 2015
  • Named Data Networking (NDN) is one of the powerfully evolving future internet architectures. In this paper installation, configuration and several tests are addressed to show how well and properly our NDN testbed have been prepared and established using NDN platform, in order to have interoperability with global NDN testbed. Global NDN testbed status with our NDN node participation was addressed. To verify one reachability on the NDN connection to global NDN testbed, a latency result is presented using NDN ping test.

IMT-2000망을 위한 Mobile-IP기반 연동모델에 대한 연구 (A Study on Mobile-IP-based Interworking Model for IMT-2000 Network)

  • 박병섭;이동철
    • 한국콘텐츠학회논문지
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    • 제2권2호
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    • pp.85-90
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    • 2002
  • 본 논문에서는 3GPP2 IMT-2000 서비스를 위해 기존 음성 및 인터넷 인프라를 수용할 수 있으며, IMT-2000망에서 Mobile-IP over IMT-2000 패킷 데이터 서비스를 제공할 수 있는 두가지 상호연동 모델을 제안한다. 구현 모델에서는 PDSN(Packet Data Sowing Node) 또는 IWF(Interworking Function)의 기능이 통합된 구조와 각 기지국에 분리된 2가지 모델로 설계한다. 이 모델을 구현하기 위해 Mobile-IP over IMT-2000 프로토콜 스택과 cdma2000을 사용하며, 이를 사용하여 채널 상태에 따른 운용 시나리오와 핸드오프 기법을 기술한다.

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고속 실시간 처리 full search block matching 움직임 추정 프로세서 (A real-time high speed full search block matching motion estimation processor)

  • 유재희;김준호
    • 전자공학회논문지A
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    • 제33A권12호
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    • pp.110-119
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    • 1996
  • A novel high speed VLSI architecture and its VLSI realization methodologies for a motion estimation processor based on full search block matching algorithm are presentd. The presented architecture is designed in order to be suitable for highly parallel and pipelined processing with identical PE's and adjustable in performance and hardware amount according to various application areas. Also, the throughput is maximized by enhancing PE utilization up to 100% and the chip pin count is reduced by reusing image data with embedded image memories. Also, the uniform and identical data processing structure of PE's eases VLSI implementation and the clock rate of external I/O data can be made slower compared to internal clock rate to resolve I/O bottleneck problem. The logic and spice simulation results of the proposed architecture are presented. The performances of the proposed architecture are evaluated and compared with other architectures. Finally, the chip layout is shown.

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CoAP 기반 클라우드 환경 IoT 구조 설계 및 구현 (Design and Implementation of CoAP based Cloud-IoT Architecture)

  • 박영기;양현식;김영한
    • 대한임베디드공학회논문지
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    • 제10권3호
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    • pp.119-127
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    • 2015
  • In the IoT(Internet of Things) environment, methods that user can access sensor node directly to collect sensing data or manage sensor in a gateway have a limitations. To solve this problem, cloud based sensor network architectures are proposed. In this paper, we proposed CoAP based IoT architecture that a lightweight gateway is used for data gathering instead of using a heavy traditional one and users can request sensing data through IoT applications running in the cloud environment and analyze signaling message cost. By doing so, our system can reduce message cost compared to the traditional gateway based system.

고속 행렬 전치를 위한 효율적인 VLSI 구조 (An efficient VLSI architecture for high speed matrix transpositio)

  • 김견수;장순화;김재호;손경식
    • 한국통신학회논문지
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    • 제21권12호
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    • pp.3256-3264
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    • 1996
  • This paper presents an efficient VLSI architecture for transposing matris in high speed. In the case of transposing N*N matrix, N$^{2}$ numbers of transposition cells are configured as regular and spuare shaped structure, and pipeline structure for operating each transposition cell in paralle. Transposition cell consists of register and input data selector. The characteristic of this architecture is that the data to be transposed are divided into several bundles of bits, then processed serially. Using the serial transposition of divided input data, hardware complexity of transpositioncell can be reduced, and routing between adjacent transposition cells can be simple. the proposed architecture is designed and implemented with 0.5 .mu.m VLSI library. As a result, it shows stable operation in 200 MHz and less hardware complexity than conventional architectures.

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