• 전자공학회논문지
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• 제54권6호
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• pp.106-113
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• 2017

본 논문에서는 자율주행형 다관절 차량용 제어 시스템 구축 시 장치 간 네트워크로 이더넷 기반의 Train Communication Network(TCN)를 적용할 경우 적합한 네트워크 토폴로지를 제안하고 실험을 통하여 그 결과를 측정하여 검증한다. 케이블 수, 포트 수 등 구조적인 제한조건과 네트워크 응답시간, 최대 전송량 등 성능적인 제한조건을 고려하여 네트워크 토폴로지를 제안한다. 스타 토폴로지, 데이지체인 토폴로지, 그리고 이들을 절충한 하이브리드 토폴로지를 각각 적용하여 비교하며 본 논문에서는 특히 하이브리드 토폴로지의 적절한 구성을 위해 그룹으로 묶이는 노드 수를 구한다. 적절하게 노드의 그룹이 구성된 하이브리드 토폴로지는 본 논문에서 최적 토폴로지로 제안하는 구조이다. 먼저 시뮬레이션을 통해 각각의 토폴로지 구성 시의 네트워크 성능에 대한 예상치를 도출하며 이 후 실제 장치를 연결하여 네트워크를 구현한다. 다양한 네트워크 성능 측정 프로그램을 이용하여 각 토폴로지에서의 성능을 측정하고 비교를 통해 제안한 방안의 우수성을 기술한다.

• 전기전자학회논문지
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• 제25권2호
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• pp.315-321
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• 2021

본 논문에서는 초소형 반도체 부품 IC 소켓 검사에 필요한 다중 채널 시험장치를 개발한다. 이 시험장치는 저 저항(수 mΩ급)으로 저전류(수 uA급)~5A 범위의 미세전류상태에서 생산 시스템 요구 규격에 맞는 IC를 다양한 형태로 시험분석을 실행한다. 0.25 mm이하의 리드피치(Lead Pitch)를 가진 IC 소켓 채널수의 증가로 다양한 시험을 동시에 실행해야하는 시험장비는 회로의 고집적화를 위하여 여러 개의 SMU(Source Measure Unit) 보드를 동시에 탑재하도록 구성된다. Daisy chain test method를 통하여 채널지점(Channel Point)당 약 2분 소요되는 시험시간(Test Time)을 40 초(sec) 이내로 단축이 가능하고, 그래픽 기반 인터페이스, 분석 도구(I-V Curve Mode 등) 및 데이터 로깅(Data Logging)을 통한 테스트 플로우 분석을 구현함으로써 시험시간과 소요비용을 절감한다.

• 한국통신학회논문지
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• 제37권5C호
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• pp.429-436
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• 2012

본 논문은 양전자 단층 촬영 (Positron Emission Tomography - PET)용 방사성 의약품 자동합성 장치의 효율적 관리 및 시스템 효율 양상을 위한 RFID 시스템에 대하여 소개한다. 방사성 의약품 자동 합성 장치는 작업자의 방사능 피폭을 막기 위해 납으로 차폐된 Hot-cell 등의 독립된 공간에서 자동으로 방사성 의약품을 합성하는 장치로서 튜브와 밸브 등 방사능에 오염되는 부분은 1회용 카세트로 제작하여 합성 장치에 부착, 합성을 하게 된다. 이 때 네트워크 또는 데이터베이스의 오류에 의한 방사능 사고를 막기 위해 합성 장치를 제어하는 컵퓨터와는 독립적으로 카세트의 재사용을 방지하고, 카세트 내의 합성 정보를 관리할 수 있는 인식 시스템이 필요하다. RFID는 상대적으로 많은 정보의 저장 및 재작성이 가능하기 때문에 이러한 목적에 적합하지만 현재의 RFID 시스템으로는 금속으로 된 합성 장치에 부착하여 복수의 카세트를 동시에 인식하기에는 어려움이 있다. 이러한 문제를 해결하기 위해 본 논문에서는 직렬 연결 (Daisy Chain)이 가능한 RFID 시스템 및 금속면에서 성능 저하를 최소화할 수 있는 안테나 시스템을 개발하였다. 개선한 시스템을 금속면에 적용하여 테스트한 결과 성공적으로 복수의 카세트 정보를 취득하고, Tag 정보의 재작성이 가능한 것을 확인할 수 있었다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2007년도 SMT/PCB 기술세미나
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• pp.115-127
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• 2007

[ ${\blacktriangleright$ ] Various Factors to affect TC Reliability of 4 array RES has been Investigated through Simulation Tool and Daisy Chain Board Test ${\blacktriangleright$ Solder Joint Crack Mechanism of 4 array RES has been Examined Also, It has been Examined Thoroughly What Influence Each Factors gibes to TC Reliability and Why Those Factors gives an Influence to it ${\blacktriangleright$ BGA Type RES is Suggested to Improve TC Reliability (Patented) ${\blacktriangleright$ Through this Study, Best Design Parameter has been Optimized to Increase TC Reliability of 4 Array RES

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 기술심포지움 논문집
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• pp.72-75
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• 2003

솔더의 상호확산을 이용한 저온 칩 접합을 구현하기 위하여 $117^{\circ}C$의 공정 온도를 가지는 In과 Sn 솔더패드를 $25\;mm^2$의 접합면적에 형성하고 두 솔더의 융점 보다 낮은 온도인 $120^{\circ}C$에서 접합을 시행하였다. 30초의 반응시간에서도 접합이 이루어 졌으며 반응시간이 지남에 따라 두 솔더가 반응하여 혼합상을 형성하였다. 솔더패드 접합에서 접합부는 낮은 접속저항과 높은 접속강도를 가짐을 확인할 수 있었다. $40\;{\mu}m$의 극미세피치의 In, Sn 솔더 범프를 형성하여 접합부를 형성하였으며 daisy chain을 형성한 접합부를 이용하여 평균 $65\;m\Omega/bump$ 저항값을 얻을 수 있었다. 상온에서 시효후 $54\%$의 접속저항이 감소함을 확인할 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제4권3호
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• pp.196-203
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• 2004

A three-dimensional (3D) IC technology platform is presented for high-performance, low-cost heterogeneous integration of silicon ICs. The platform uses dielectric adhesive bonding of fully-processed wafer-to-wafer aligned ICs, followed by a three-step thinning process and copper damascene patterning to form inter-wafer interconnects. Daisy-chain inter-wafer via test structures and compatibility of the process steps with 130 nm CMOS sal devices and circuits indicate the viability of the process flow. Such 3D integration with through-die vias enables high functionality in intelligent wireless terminals, as vertical integration of processor, large memory, image sensors and RF/microwave transceivers can be achieved with silicon-based ICs (Si CMOS and/or SiGe BiCMOS). Two examples of such capability are highlighted: memory-intensive Si CMOS digital processors with large L2 caches and SiGe BiCMOS pipelined A/D converters. A comparison of wafer-level 3D integration 'lith system-on-a-chip (SoC) and system-in-a-package (SiP) implementations is presented.

• 한국신뢰성학회지:신뢰성응용연구
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• 제13권2호
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• pp.109-116
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• 2013

The solder is any of various fusible alloys, usually tin and lead, used to join metallic parts that provide the contact between the chip package and the printed circuit board. Solder plays an important role of electrical signals to communicate between the two components. In this study, two kinds of Ag-free solder as sample is made to conduct the thermal shock test and the high humidity temperature test. Low resistance is measured to estimate crack size of solder, using daisy chain. The low speed shear test is also performed to analyze strength of solder. The appropriate degradation model is estimated using the result data. Depending on the composition of solder, lifetime estimation is conducted by adopted degradation model. The lifetime estimated two kinds of Ag-free solder is compared with expected lifetime of Sn-Ag-Cu solder. The result is that both Ag-free composition are more reliable than Sn-Ag-Cu solder.

• 마이크로전자및패키징학회지
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• 제9권4호
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• pp.61-68
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• 2002

지금까지 전자 디바이스의 솔더접합부에 대한 신뢰성 평가에 있어서는 열충격시험에 의한 평가가 주류를 이루었다. 그러나 최근 모바일 제품이 소형화/다기능화되고 고밀도실장에 대한 요구가 증가함에 따라 BGA/CSP와 같은 솔더볼을 사용하는 패키지가 표면실장의 주류를 이루게 되었으며, 솔더접합부에 대한 메커니컬 스트레스 수명이 요구되어지고 있다. BGA/CSP의 솔더접합부에 대한 신뢰성 평가는 하중을 가한 상태에서 데이지체인 패턴의 전기적 저항변화와 스트레인 게이지에 의한 스트레스-스트레인 커브에 의해 행해진다. 본 연구에서는 자체 개발한 PCB만능시험장치의 응용과 솔더접합부에 대한 메커니컬 스트레스의 동적거동을 평가한 소니의 실험자료를 소개하도록 한다.

• 대한금속재료학회지
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• 제46권2호
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• pp.80-87
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• 2008

Many researches related to the reliability of Pb-free solder joints with PCB (printed circuit board) surface finish under thermal or vibration stresses are in progress, because the electronics is operating in hash environment. Therefore, it is necessary to assess Pb-free solder joints life with PCB surface finish under thermal and mechanical stresses. We have investigated 4-points bending fatigue lifetime of Pb-free solder joints with OSP (organic solderability preservative) and ENIG (electroless nickel and immersion gold) surface finish. To predict the bending fatigue life of Sn-3.0Ag-0.5Cu solder joints, we use the test coupons mounted 192 BGA (ball grid array) package to be added the thermal stress by conducting thermal shock test, 500, 1,000, 1,500 and 2,000 cycles, respectively. An 4-point bending test is performed in force controlling mode. It is considered that as a failure when the resistance of daisy-chain circuit of test coupons reaches more than $1,000{\Omega}$. Finally, we obtained the solder joints fatigue life with OSP and ENIG surface finish using by Weibull probability distribution.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 International Symposium
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• pp.261-278
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• 2003

Concepts.Wafer-Level Chip-Scale Concept with Handling Substrate.Low Accuracy Placement Layout with Isolation Trench.Possible Pitch of Interconnections down to $10{\mu}{\textrm}{m}$ (Sn-Grains).Wafer-to-Wafer Equipment Adjustment Accuracy meets this Request of Alignment Accuracy (+/-1.5 ${\mu}{\textrm}{m}$).Adjustment Accuracy of High-Speed Chip-to-Wafer Placement Equipment starts to meet this request.Face-to-Face Modular / SLID with Flipped Device Orientation.interchip Via / SLID with Non-Flipped Orientation SLID Technology Features.Demonstration with Copper / Tin-Alloy (SLID) and W-InterChip Vias (ICV).Combination of reliable processes for advanced concept - Filling of vias with W as standard wafer process sequence.No plug filling on stack level necessary.Simultanious formation of electrical and mechanical connection.No need for underfiller: large area contacts replace underfiller.Cu / Sn SLID layers $\leq$ $10{\mu}{\textrm}{m}$ in total are possible Electrical Results.Measurements of Three Layer Stacks on Daisy Chains with 240 Elements.2.5 Ohms per Chain Element.Contribution of Soldering Metal only in the Range of Milliohms.Soldering Contact Resistance ($0.43\Omega$) dominated by Contact Resistance of Barrier and Seed Layer.Tungsten Pin Contribution in the Range of 1 Ohm