• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 추계종합학술대회
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• pp.475-479
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• 2000

The box capacitor structure with H5G-Si described here reliably achieves a cell capacitance of 28fF with a cell area of a 0.482f${\mu}{\textrm}{m}$$^2$ for 128Mbit DRAM. An H5G-Si formation technology with seeding method, which employs Si$_2$H$_{6}$ molecule irradiation and annealing, was applied for realizing 64Mbit and larger DRAMS. By using this technique, grain size controlled H5G-Si can be fabricated on in-situ phosphorous doped amorphous silicon electrodes. The HSG-Si fabrication technology achieves twice the storage capacitance with high reliability for the stacked capacitors.s.

• 한국전자통신학회논문지
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• 제12권5호
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• pp.791-796
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• 2017

본 연구에서는 DRAM 커패시터의 유전막 박막화를 위한 Load Lock(L/L) LPCVD 시스템을 이용한 적층형 커패시터의 제조 공정이 셀 커패시턴스에 미치는 영향을 조사하였다. 그 결과 기존의 non-L/L 장치에 비하여 약 $6{\AA}$의 산화막 유효두께를 낮춤으로 커패시턴스로 환산 시 약 3-4 fF의 차이가 나타남을 확인할 수 있었다. 또한 절연막으로써 질화막 두께의 측정 범위가 정상적인 관리 범위의 분포임에도 불구하고 Cs는 계산치보다 약 3~6 fF 정도 낮은 것으로 확인되었다. 이는 node poly FI CD가 spec 상한치로 관리되어 셀 표면적의 감소를 초래하였고 이는 약 2fF의 Cs 저하를 나타내었다. 따라서 안정적인 Cs의 확보를 위해서는 절연막의 두께 및 CD 관리를 spec 중심값의 10 % 이내로 관리할 필요가 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제9권7호
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• pp.1491-1496
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• 2005

[ $Pb_{0.72}La_{0.28}TiO_3$ ] (PLT(28)) 박막을 sol-gel 법을 이용하여 제작한 후, 그 특성을 조사하여 ULSI DRAM 의 캐패시터 절연막으로서의 적용 가능성을 연구하였다. Sol-gel 법의 출발 물질로는 acetate 계를 사용하였다. TGA-DTA 분석을 통하여 PLT(28) 박막의 sol-gel 법에 의한 공정 조건을 확립하였다. 매 coating 후 $350^{\circ}C$ 에서 drying 하고, 마지막으로 $650^{\circ}C$ 에서 annealing 하여 $100\%$ perovskite 구조를 가지는 치밀하고 crack 이 없는 PLT(28) 박막을 얻었다. $Pt/Ti/SiO_2/Si$ 기판 위에 PLT(28) 박막을 형성하여 전기적 특성을 측정하였다. 그 결과 유전 상수와 누설전류밀도가 각각 936 과 $1.1{\mu}A/cm^2$ 으로 측정되었다.

• 한국세라믹학회지
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• 제42권2호
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• pp.94-98
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• 2005

[ $RuO_2$ ]는 DRAM과 FRAM소자에서 고유전 capacitors의 저전극물질로서 폭넓게 연구되고 있다. 본 연구에서는 XRD, SEM, AFM 분석 등을 통하여 금속유기 화학 증착법(MOCVD)으로 $RuO_2$ 증착시 핵생성에 영향을 미치는 수소, 산소, 아르곤 ECR플라즈마 전처리 효과를 조사하였으며, 아르곤 ECR플라즈마 전처리의 경우 가장 높은 핵생성 밀도를 나타내었다. ECR 플라즈마 전처리를 통한 $RuO_2$의 핵생성 향상 메카니즘은 아르곤이나 수소 ECR 플라즈마는 TiN막 표면의 질소나 산소원자를 제거하고 따라서 TiN막 표면은 Ti-rich TiN으로 바뀌게 되는 것이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.865-868
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• 2005

$Pb_{0.72}La_{0.28}TiO_3$ (PLT(28)) 박막을 sol-gel 법을 이용하여 제작한 후, 그 특성을 조사하여 ULSI DRAM 의 캐패시터 절연막으로서의 적용 가능성을 연구하였다. Sol-gel 법의 출발 물질로는 acetate계를 사용하였다. TGA-DTA 분석을 통하여 PLT(28) 박막의 sol-gel 법에 의한 공정 조건을 확립하였다. 매 coating 후 350$^{\circ}C$에서 drying 하고, 마지막으로 650$^{\circ}C$에서 annealing 하여 100% perovskite 구조를 가지는 치밀하고 crack 이 없는 PLT(28) 박막을 얻었다. Pt/Ti/SiO$_2$/Si 기판 위에 PLT(28) 박막을 형성하여 전기적 특성을 측정하였다. 그 결과 유전 상수와 누설전류밀도가 각각 936 과 1.1${\mu}$A/cm$^2$ 으로 측정되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.490-492
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• 2010

Center-tapped termination을 가진 stub series-termination logic (SSTL) 채널을 지원하기 위한 전압모드 송신단을 제안한다. 제안하는 송신단은 진단 모드를 지원하고 신호보전성을 향상시키기 위해 출력레벨 조절수단을 가지며, 가변 병렬 터미네이션을 사용하여 swing level을 조절하는 동안 송신단의 출력 저항을 일정하게 유지시켜준다. 또한 제안하는 송신단의 off-chip 저항은 기생 캐패시터, 인덕터에 의한 termination의 임피던스 부정합을 줄여준다. 제안된 송신단을 검증하기 위해서 $50{\Omega}$의 출력저항을 유지하면서 8-레벨의 출력을 제공하는 전압모드 송신단을 1.5V의 70nm 1-poly 3-metal DRAM공정을 이용하여 구현하였다. 수신단 termination이 존재하지 않는 SSTL 채널에서 제안하는출력레벨 조절이 가능한 송신단을 이용함으로 1.6-Gb/s에서 54%의 jitter 감소가 측정되었다.

• 대한전자공학회논문지SD
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• 제47권6호
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• pp.13-21
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• 2010

본 논문에서는 가변 펌핑 클록 주파수를 이용한 모바일 D랩용 고효율 승압 전압 발생기를 제안한다. 제안된 승압 전압 발생기는 효율을 높이기 위해서 3단 Cross-coupled 점하 펌프를 사용하였으며, 또한 최종 출력 전압의 승압 시간을 줄이기 위해 기존의 승압 전압 발생기에서 사용되는 고정된 펌핑 클록 주파수 대신 전압 제어 발생기를 사용하여 펌핑 클록 주파수을 가변하였다. 따라서 제안된 승압 전압 발생기는 1.2 V 전원 전압, 최대 2 mA의 부하 전류, 1 nF의 부하 캐퍼시터 조건에서 24.0-${\mu}s$안에 3.0 V의 최종 출력 전압을 승압할 수 있다. 실험 결과 제안된 승압 전압 발생기는 에너지 소비를 26% (1573 nJ $\rightarrow$ 1162 nJ), 승압 시간을 29% (33.7-${\mu}s$ $\rightarrow$ 24.0-${\mu}s$) 감소시켰다. 따라서 제안된 승압 전압 발생기를 사용함으로써, 높은 에너지 효율과 빠른 승압을 동시에 구현할 수 있다.

• 한국진공학회지
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• 제2권2호
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• pp.246-254
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• 1993

DRAM 커패시터에서 축정용량을 증대시키기 위한 기초연구로서 2가지 방법을 시도하였다. 첫째로, 커패시터의 유효 표면적을 증대시키기 위해 HSG(hemispherical grain)와 rugged 형태의 표면형상을 갖는 폴리실리콘 전극을 저압 화학기상증착법을 이용하여 제잘하였다. 그 결과 기존의 평평한 폴리실리콘 전극에 비하여 유효면적이 증대된 폴리실리콘 전극이 형성되었다. 둘째로, 고유 전상수를 갖는 $Ta_2O_5$ 박막을 각각의 전극에 플라즈마 화학기상증착법으로 증착시키고 후열처리한 후 전기적 특성변화를 조사하였다. MIS(metal-insulator-semiconductor) 구조의 커패시터를 제작하여 전기적 특성을 측정한 결과, HSG와 rugged 형상의 표면을 갖는 전극에서 기존의 평평한 표면을 갖는 전극에 비하여 축전용량은 1.2~1.5배까지 증대하였으나, 주설전류는 표면적의 증가에 따라 함께 증가함을 보였다. TDDB 특성에서도 HSG와 rugged 형상의 표면을 갖는 전극들이 평평한 표면형상에 비하여 더 열화되었음을 보여주었다. 이상과 같은 결과는 $Ta_2O_5$ 유전박막을 이용한 차세대 DRAB 커패시터 연구에 기초자료로 이용될 수 있을 것으로 본다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1996년도 추계학술대회 논문집
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• pp.71-74
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• 1996

Ta$_2$O$_{5}$ film ale recognized as promising capacitor dielectric for future DRAM\`s. The electrical properties of Ta$_2$O$_{5}$films greatly depend on the heating condition. In the practical fabrication process, several annealing process, such as the annealing of Al in H$_2$(about 40$0^{\circ}C$) and reflow of BPSG (borophosphosilicate glass) film in $N_2$(about 80$0^{\circ}C$), exist after deposition of Ta$_2$O$_{5}$ film. In this paper, we describe the temperature effect on the electrical properties of W/Ta$_2$O$_{5}$/Si structure. The thin film of Ta$_2$O$_{5}$ and tungsten have been deposited on p-si(100) wafer using the sputtering system. The heating temperature was varied from 500 to 90$0^{\circ}C$ in $N_2$for 30min and The degree of temperature is 100\`C. In a log(J/E$^2$) Vs 1/E plot of typical I-V data, we find a linear relationship for the temperature of 500, $600^{\circ}C$ and as deposition. This could indicate Fowler-Nordheim tunneling as the dominant mode of current transports. However, we can not find a linear relationship for the temperature above $700^{\circ}C$. This could not indicate Fowler-Nordheim tunneling as the dominant mode of current transport. The high frequency (1MHz) capacitance-voltage (C-V) of W/Ta$_2$O$_{5}$/Si Capacitor were investigated on the basis of shift in the threshold voltage and dielectric constant. The magnitude of the threshold voltage and dielectric constant depends on the heating temperature, and increases with heating temperature.temperature.

• 전자공학회논문지D
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• 제35D권5호
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• pp.33-39
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• 1998

The BST (Ba$_{1-x}$ Sr$_{x}$TiO$_{3}$)(50/50) thin film has been grown by RF magnetron reactive sputtering and its characteristics such as crystallization, surface roughness, and electrical properties have been investigated with varying the film thickness. The crystallization and surface roughness of BST thin film are investigated by using XRD and AFM, respectively The BST thin film anealed at 800.deg. C for 2 min has pure perovskite structure and good surface roughness of 16.1.angs.. We estimate that the thickness and dielectric constant of interface layer between BST film and electrode are 3nm and 18.9, respectively, by measuring the capacitance with various film thickness. As the film thickness increases form 80nm to 240nm, the dielectric constant at 10kHz increases from 199 to 265 and the leakage current density at 200kV/cm decreases from 0.682.mu.A/cm$^{2}$ to 0.181 .mu.A/cm$^{2}$. In the case of 240nm-thick BST thin film, the charge storage density and leakage current density at 5V are 50.5fC/.mu.m$^{2}$ and 0.182.mu.A/cm$^{2}$, respectively. The values indicate that the BST thin film is a very useful dielectric material for the DRAM capacitor.or.