• 한국정보통신학회논문지
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• 제5권1호
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• pp.41-51
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• 2001

본 연구를 통하여 동일 대역폭 효율하에서 해밍거리를 이용하여 복호를 하는 기존의 콘볼루션 부호보다 유클리드 거리를 이용하여 복호를 하는 트랠리스 부호화 변조기법의 성능이 우수함을 확인하고 이를 바탕으로 기존의 콘볼루션 복호기보다 더 우수한 TCM 복호기 칩을 개발하였다. 본 논문에서는 TCM 복호기를 하드웨어로 구현하기 위하여 우선 현재 사용중인 콘볼루션 부호와 트랠리스 부호화 변조기법(TCM)의 송수신기 부분을 각각 C-언어로 경판정 방식의 해밍거리를 이용한 콘볼루션 부호보다는 유클리드 거리를 이용한 TCM 기법이 적용되었을 때 성능이 더 우수하다는 깃을 확인하였다. 이 결과를 바탕으로 연판정 방식을 이용하고 구속장이 3, 5, 7인 TCM 복호기 칩을 AHDL 언어를 이용하여 설계하였다. 그리고 Altera사의 MAX+plus II version 8.2 장비를 이용하여 설계된 TCM 복호기 칩이 올바르게 동작하는지를 검증하였다.

• 전자공학회논문지A
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• 제33A권7호
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• pp.269-277
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• 1996

This paper has been presented a design of a POCSAG decoder in RT-level VHDL and implemented in a FPGA chip, and tested. In a single clock of 76.8KHz, the decoder receives all the data of the rate of 512/1200/2400bps and has maximum 2-own frames for service enhancement. To improve decoder performance, the decoder uses a preamble detection cosidering 9% frequency tolerance, a SCW detction and a ICW detection at each 4 bit. The decoder also corrects a address data and a message data up to 2 bits and proposes the PF (preamble frequency) error for saving battery. The decoder increases a battery life owing to turn off RF circuits when the preamble signal is detected with nises. The chip has been designed in RT-level VHdL, synthesized into logic gates using power view$^{TM}$ of viewlogic software. The chip has been implemented in an ALTERA EPF81188GC232-3 FPGA chip with 98% usability, and fully tested in shield room and field room. The chip has been proved that the wrong detection numbers of preamble of noises are significantly reduced in the pager system using PDI 2400 through the real field test. The receiving performance is improved by 20% of aaverage, compared with other existing systems.

• 전자공학회논문지
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• 제51권5호
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• pp.114-124
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• 2014

HEVC는 JCT-VC에 의해 개발된 최신 비디오 코딩 표준이다. HEVC는 H.264/AVC에 비해 약 2배의 주관적 코딩효율을 제공한다. HEVC 개발의 주요목표 중 하나는 UHD급 비디오를 효율적으로 코딩하는 것이기 때문에, HEVC는 UHD급 비디오를 코딩하는데 널리 사용될 것으로 예측된다. 이러한 고해상도 비디오의 복호화는 많은 양의 메모리 접근을 발생시키기 때문에 복호화 시스템은 고대역폭의 메모리 시스템 및 내부 통신 아키텍처가 필요하다. 이러한 요구사항을 파악하기 위해서 본 논문은 HEVC 복호화기의 메모리 접근 복잡도를 분석한다. 우리는 먼저 임베디드 프로세서와 데스크탑에서 동작하는 소프트웨어 HEVC 복호화기의 메모리 접근량을 측정하였다. 또한 우리는 HEVC 복호화기의 데이터흐름을 분석하여 HEVC 복호화기의 메모리 대역폭 모델을 만들었다. 측정결과, 소프트웨어 복호화기는 6.9~40.5GB/s의 DRAM 접근을 하였다. 또한 분석결과에 따르면 하드웨어 복호화기는 2.4GB/s의 DRAM 대역폭을 요구하는 것으로 파악된다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.96-103
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• 2008

본 논문에서는 새로운 저전력 및 저면적 리드-솔로몬 (Reed-Solomon) 복호기를 제안한다. 제안하는 리드-솔로몬 복호기는 새로운 단순화된 수정 유클리드 알고리즘을 사용하여 낮은 하드웨어 복잡도 및 저전력 리드-솔로몬 복호가 가능하다. 새로운 단순화된 수정 유클리드 알고리즘은 하드웨어 복잡도를 줄이기 위해서 새로운 초기 조건 및 다항식 연산 방식을 사용한다. 따라서 3t개의 기본 셀로 구성된 새로운 단순화된 수정 유클리드 구조는 기존 수정 유클리드 구조는 물론 베르캠프-메세이 구조들에 비해 가장 낮은 하드웨어 복잡도를 갖는다. $0.18{\mu}m$ 삼성 라이브러리를 사용하여 논리합성을 수행한 리드-솔로몬 복호기는 370MHz의 동작 주파수 및 2.9Gbps의 데이터 처리 속도를 갖는다. (255, 239, 8) 리드-솔로몬 코드 복호를 수행하는 단순화된 수정 유클리드 구조와 전체 리드-솔로몬 복호기의 게이트 수는 각각 20,166개와 40,136개이다. 따라서 구현한 리드-솔로몬 복호기는 기존 DCME 복호기에 비해 5%의 게이트 수 절감 효과를 갖는다.

• 한국전자통신학회논문지
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• 제13권2호
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• pp.333-340
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• 2018

본 논문은 병렬 CRC 생성 방식을 적용한 BCH 코드 복호기를 소개한다. 기존에 사용되는 병렬 신드롬 생성기로 LFSR(: Linear Feedback Shift Register)을 변형한 방식을 사용하면 짧은 길이의 코드에 적용하는 데 많은 면적을 차지한다. 제안하는 복호기는 짧은 길이 코드워드의 복호화를 위해 병렬 CRC(: Cyclic Redundancy Check)에서 체크섬을 계산하는 데 사용되는 방식을 활용하였다. 이 방식은 병렬 LFSR과 비교해 중복된 xor연산을 제거해 최적화된 조합회로로 크기가 작고 짧은 전파지연을 갖는다. 시뮬레이션 결과 기존 방식 대비 최대 2.01ns의 지연시간 단축 효과를 볼 수 있다. 제안하는 복호기는 $0.35-{\mu}m$ CMOS 공정을 이용하여 설계하고 합성되었다.

• 한국정보통신학회논문지
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• 제9권3호
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• pp.587-594
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• 2005

본 논문에서는 시분할 방식을 확장하여 윈도를 통해 비터비 복호화 되는 단위를 다중으로 버퍼링하고 병렬적으로 처리하는 비터비 복호화기를 구현한다. 연속적으로 입력되는 신호를 복호화 길이의 배수로 버퍼링한 후 이를 고속의 비터비 복호화기 셀을 이용하여 병렬적으로 복호화를 수행한다. 비터비 복호화기 셀의 사용수에 비례하여 데이터 출력율을 얻을 수 있는데 입력 버퍼의 프로그래밍 및 수정에 따라서 이러한 동작을 만족시킬 수 있다. 구현된 비터비 복호화기 셀은 해밍 거리 계산을 위한 HD 블록, 각 상태의 계산을 위한 CM 블록, 비교를 위한 CS 블록, 그리고 trace-back을 위한 TB 블록 및 LIFO 등으로 구성된다. 비터비 복호화기 셀은 ALTERA의 APEX20KC EP20K600CB652-7 FPGA에서 $1\%(351;cell)$의 LAB(Logic a..ay block)를 사용하여 최대 139MHz에서 안정적으로 동작할 수 있었다. 또한 비터비 복호화기 셀과 입출력 버퍼링을 위한 회로를 포함한 전체 비터비 복호화기는 약 $23\%$의 자원을 사용하면서 최대 1Gbps의 데이터 출력율을 가질 수 있도록 설계하였다.

• 한국통신학회논문지
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• 제33권6A호
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• pp.577-582
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• 2008

본 논문에서는 Sphere decoder의 최대 복잡도 문제를 극복하기 위한 기법을 소개한다. 최소 근접 격자점을 탐색하는 과정 중 접근하는 노드의 회수에 제한을 두고, 만약 노드 접근 회수가 제한치를 넘으면, 가장 최근에 접근한 노드와 초기 단계의 ZF 검출 값을 이용해서 제 1 후보 심볼을 얻는다. 그리고 ZF 검출 값을 이용해서 제 2 후보 심볼 벡터를 얻은후, 이 두 후보 심볼 벡터 중 수신 신호와 유클리드 거리가 작은 후보 심볼 벡터를 최종적으로 검출한 심볼 벡터로 얻는다. 또한 제한치 설정에 따른 SER 성능의 upper bound를 이론적으로 분석하였다. 전산 실험 결과 제안한 방법은 높은 SNR 영역에서는 SER 성능에서 최대 0.5dB의 열화가 있었으나, 평균 복잡도와 최대 복잡도가 기존의 제안된 sphere decoder에 비해 상당히 줄어든 것을 확인하였다.

• 한국멀티미디어학회지
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• 제5권3호
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• pp.93-101
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• 2001

No Abstract (See Full-text)

• 한국통신학회논문지
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• 제25권4A호
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• pp.546-552
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• 2000

터보부호의 복호기는 두 개이상의 연판정 입출력이 가능한 복호기로 구성되며, 이러한 복호기는 일정길이의 비트열에서 최적의 사후확률(a posteriori robability)을 이용한 MAP(maximum-a-posteriori) symbol estimator를 이용한다. 기존의 radix-2 MAP복호기는 아주 큰 인터리버 블록 크기로 인해 고속 통신시스템의 적용에는 문제점이 있다. 따라서 본 논문에서는 인터리버 블록크기를 줄일 수 있는 radix-2 MAP복호기를 기바으로 하는 새로운 radix-4 MAP복호기를 제안하였다. Radix-4 MAP 복호기 구조에 적용하기 위해 순방향, 역방향 state metric과 채널 metric을 제안하였으며, 가우시안 채널에서 기존의 radix-2 기반의 MAP 복호기와 성능을 비교하였다.

• 한국통신학회논문지
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• 제30권4C호
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• pp.185-190
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• 2005

IS-95와 IMT-2000 시스템에서 사용되고 있는 여러 종류의 길쌈 부호기를 부호율 1/2, 구속장 3인 길쌈 부호기로 한정하여, 비터비 복호기에 복호길이 6인 Sliding-Window와 Neural Network의 LVQ(Learning Vector Quantization)및 PVSL(Prototype Vectors Selecting Logic)을 적용하여 순방향 실시간 복호기를 구현한다. 이론적으로 제한된 AWGN 채널환경에서의 심볼 전송전력 $S/(N_{0}/2)=1$을 성능비교 조건으로 하여 순방향 실시간 복호기와 기존의 비터비 복호기의 $강\cdot연판정$ BER 성능과 하드웨어 구성을 $비교\cdot분석$하여, 본 논문에서 제시된 순방향 실시간 복호기의 BER 성능의 우수성과 비화통신의 장점 및 하드웨어 구성의 단순합을 검증하였다.