• 대한전자공학회논문지SD
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• 제49권1호
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• pp.25-34
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• 2012

본 논문은 고속 WPAN 시스템에 대한 가변 길이 8-병렬 리드-솔로몬(RS) 복호기에 관한 일반적인 구조를 제안한다. 제안된 구조는 RS(255,239) 코드뿐만 아니라 다양한 단축화 RS 부호들을 지원 할 수 있다. 특히, 가변길이 구조는 다양한 단축화 RS 부호에 대해 가변적인 낮은 지연을 제공하며, 8-병렬 구조를 적용하여 높은 데이터 처리율을 제공한다. 제안된 RS 복호기는 90-$nm$ CMOS 표준 셀 기술을 사용하여 성능 분석을 수행하였고, 클록 주파수 300$MHz$에서 19-$Gbps$ 데이터 처리율을 제공한다.

• 한국음향학회지
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• 제15권2호
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• pp.12-20
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• 1996

본 연구에서는 20bit 고정 소숫점 범용 DSP 칩을 이용하여 Dolby AC-3 디코더를 실시간으로 구현하였으며, PC를 이용하여 구현한 AC-3 C-simulator와의 성능비교를 통하여 본 연구의 실시간 디코더가 성능이 뒤지지 않음을 보였다. 또한 향후 DVD 재생기에 있어서 본 연구의 AC-3 디코더가 어떻게 설계되었는지에 대해서도 논하였다. 특히 본 연구에서 제안하는 Dolby AC-3 디코더는 최소한의 지연시간을 갖도록하여 기존의 디코더보다 향상된 성능을 가짐을 보였다.

• 한국통신학회논문지
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• 제29권3A호
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• pp.337-346
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• 2004

천공 부호를 지원하는 비터비 복호기는 하드웨어 복잡도를 유지하는 선에서 부호율을 효율적으로 높일 수 있지만 충분한 BER 성능을 얻기 위해 복호 지연 시간이 길어지고 생존자 메모리의 크기가 늘어나는 단점이 있다. 본 논문은 비터비 복호기의 메모리 소요량을 줄이는 파이프라인화 된 순방향 추적기를 포함하는 생존자 경로 계산기를 제안한다. 제안된 생존자 경로 계산기는 역추적에 필요한 초기 복호 지연을 없애고, 경로 계산을 위한 순방향 추적 과정을 가속함으로써 생존자 메모리의 사용량을 감소시킨다. 실험 결과, 제안된 비터비 복호기의 생존자 계산기는 기존의 혼성 생존자 경로 계산기에 비해 약 16％ 면적이 감소함을 확인하였다.

• Journal of electromagnetic engineering and science
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• 제6권3호
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• pp.147-154
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• 2006

In this paper, we propose and present implementation results of a high-speed turbo decoding algorithm. The latency caused by (de) interleaving and iterative decoding in a conventional maximum a posteriori(MAP) turbo decoder can be dramatically reduced with the proposed design. The source of the latency reduction is come from the combination of the radix-4, dual-path processing, parallel decoding, and rearly-stop algorithms. This reduced latency enables the use of the turbo decoder as a forward error correction scheme in real-time wireless communication services. The proposed scheme results in a slight degradation in bit-error rate(BER) performance for large block sizes because the effective interleaver size in a radix-4 implementation is reduced to half, relative to the conventional method. Fixed on the parameters of N=212, iteration=3, 8-states, 3 iterations, and QPSK modulation scheme, we designed the adaptive high-speed turbo decoder using the Xilinx chip (VIRTEX2P (XC2VP30-5FG676)) with the speed of 17.78 Mb/s. From the results, we confirmed that the decoding speed of the proposed decoder is faster than conventional algorithms by 8 times.

• 대한전기학회논문지:시스템및제어부문D
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• 제52권11호
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• pp.650-656
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• 2003

A high speed Viterbi decoder with a circularly connected 2-dimensional analog processing ceil array Is proposed. The proposed Viterbi .decoder has a 2-dimensional parallel processing structure in which an analog processing cell is placed at each node of a trellis diagram, the output column of the analog processing cells is connected to the decoding column, and thus, the output(last) column becomes a column right before the decoding(first) column. The reference input signal given at a decoding column is propagated to the whole network while Its magnitude is reduced by the amount of a error metric on each branch. The circuit-based decoding is done by adding a trigger signals of same magnitudes to disconnect the path corresponding to logic 0 (or 1) and by observing its effect at an output column (the former column of the decoding column). The proposed Viterbi decoder has advantages in that it is operated with better performance of error correction, has a shorter latency and requires no path memories. The performance of error correction with the proposed Viterbi decoder is tested via the software simulation.

• 전자공학회논문지T
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• 제35T권1호
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• pp.59-66
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• 1998

본 논문은 에러 정정 코드로서 가장 많이 사용하는 RS(Reed-Solomom)코드를 이용한 고속 복호기 설계에 관한 논문이며 VHDL을 사용하여 실행을 하였으며, 이 RS 복호기는 시간 영역 대신 변환 영역에서 설계하였다. 변환 복호기는 구조의 단순성 때문에 VLSI칩 설계가 용이하며, 모든 설계에 대하여 systolic 배열을 적용하기 쉬운 파이프라인 아키텍춰를 사용하였다. 변환 RS 복호기는 고속 데이타 전송율을 갖는 복호기에 적합하여 FPGA 기술로 합성 한 후 복호율은 43MByte/s 보다 더 크고 범위는 1853 LCs(Logic Cell)을 갖는다. 파이프라인을 갖는 다른 아키텍춰와 비교하여 볼 때 이러한 결과는 다른 기술과 비교하여 우수한 기술이며, 에러 정정 능력과 파이프라인 성능은 컴퓨터 시뮬레이션을 통하여 검증하였다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.38-46
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• 2006

DVD용 PRML신호를 디코딩할 수 있는 병렬 아날로그 비터비 디코더를 칩으로 제작하고 테스트 결과를 기술하였다. 병렬 아날로그 비터비 디코더는 기존의 디지털 비터비 디코더를 아날로그 병렬처리 회로를 이용하여 구현한 것으로, 전력 소모가 매우 적다는 장점이 있다. 본 연구에서는 제안한 순환형 아날로그 비터비 디코더 회로를 DVD의 PRML 신호 디코딩용으로 설계 제작하였고, 그 상세 설계 내용과 각 회로의 신호 특성을 분석하였으며, 이를 기반으로 향후 개선 사항을 기술하였다. 또한, 칩으로 제작된 회로가 동작하여 PRML용 신호가 잘 디코딩됨을 보였다.

• 전자공학회논문지
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• 제50권11호
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• pp.117-123
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• 2013

비터비 디코더(Viterbi decoder)용 임베디드 SRAM은 범용(General purpose) CPU에 쓰이는 SRAM과 달리 읽기, 쓰기 동작이 비터비 복호 알고리즘에 따라 일정한 액세스 패턴을 갖고 동작한다. 이 연구를 통하여 제안된 임베디드 SRAM의 구조는 이러한 메모리 동작의 패턴에 최적화되어 워드라인과 비트라인에서 발생하는 불필요한 전력소모를 제거함으로써 쓰기 동작의 소모 전력을 크게 줄일 수 있다. 65nm CMOS 공정으로 설계된 비터비 디코더는 본 논문에서 제안된 SRAM 구조를 이용하여 기존의 임베디드 SRAM 대비 8.92%만큼 면적증가로 30.84% 소모 전력 감소를 이룩할 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권1호
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• pp.8-14
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• 2013

A low density parity check (LDPC) decoder provides a most powerful error control capability for mobile communication devices and storage systems, due to its performance being close to Shannon's limit. In this paper, we introduce an efficient overlapped LDPC decoding algorithm using a upper dual-diagonal parity check matrix structure. By means of this algorithm, the LDPC decoder can concurrently execute parts of the check node update and variable node update in the sum-product algorithm. In this way, we can reduce the number of clock cycles per iteration as well as reduce the total latency. The proposed decoding structure offers a very simple control and is very flexible in terms of the variable bit length and variable code rate. The experiment results show that the proposed decoder can complete the decoding of codewords within 70% of the number of clock cycles required for a conventional non-overlapped decoder. The proposed design also reduces the power consumption by 33% when compared to the non-overlapped design.

• 한국통신학회논문지
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• 제23권8호
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• pp.2120-2130
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• 1998

본 논문은 네트워크를 기반으로 한 객제 지향형 영상 처리를 하는 프로그램이 가능한 MPEG 디코더 설계를 다룬다. 설계된 MPEG 디코더는 객체 지향형 프로그램을 지원할 수 있도록 스택 버퍼를 이용한 콘트롤러를 내장하고 있어서 객체에 기반한 영상 처리에 효과적이며, 소프트웨어 지향적인 영상 표준에 적용되도록 다양한 포맷의 입력 데이터 처리가 가능하다. 또한 벡터 연산부에서는 MPEG-4의 반화소 단위 처리와 고급 모드 보상(Compensation), 예측(Prediction)이 가능하며, SA(Shape Adaptive)-IDCT 가 가능하다. 또한 벡터 처리기 내에 절대값기, 반감기를 두어 인코더로 확장할 수 있도록 하였다. 설계 및 검증은 $0.6{\mu}{\textrm{m}}$ 5-Volt CMOS TLM(Three Layer Metal) COMPASS 라이브러리를 이용하였다.