• International Journal of Knowledge Content Development & Technology
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• 제13권1호
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• pp.27-41
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• 2023

The outbreak of the corona virus diseases (COVID-19) in the late 2019 has affected all facets of educational system including library and information services. Reference services, an important aspect of library services are not exempted from this impact. This study therefore, investigated the impact of COVI\D-19 pandemic on the use of reference services and sources by postgraduate students using Kenneth Dike Library (KDL), University of Ibadan, as a case study. Using descriptive survey of correlational type, the study adopted the use of structured questionnaire to randomly select three hundred (300) postgraduate users of reference sources and services in KDL using online survey monkey. Of the three hundred (300) copies, two hundred and twenty three (223) copies, repre- senting 74.3% were retrieved and used for analysis. Findings revealed that, in spite of COVID-19 pandemic, most postgraduate students used Current Awareness Services (203, 91.0%, mean = 3.19), Reference Sources (202, 90.5%, mean = 3.18) and On-line Public Access Catalogue (195, 87.4%, mean = 3.13); low frequency of bibliotherapy (mean=2.22), Reader's Advisory services (mean=2.30) and inter-library loan (mean=2.13) and that COVID-19 pandemic had high impact on post- graduate students' use of reference services in Kenneth Dike Library, University of Ibadan. Based on the findings, recommendations were made that library management should consider the adoption of virtual reference services (VRS) in addition to the conventional mode of refer- ence services to enhance patronage in the COVID-19 era. The library users should also be trained on how to take advantage of the COVID-19 pandemic to learn new skills in the digital space that will eventually optimize the usage of the library remotely.

• 전기전자학회논문지
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• 제15권1호
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• pp.29-36
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• 2011

기존에 ADPLL(All Digital Phase Locked Loop)에서는 DCO(Digitally Controlled Oscillator)의 해상도를 향상시키기 위해 주로 dithering 기법이 사용되었다. 본 논문에서는 dithering 방식에서 발생하는 문제점을 보안하고자 DAC를 이용한 DCO의 해상도 확보 방법을 제안하였다. $0.13{\mu}m$ CMOS 공정을 이용하여 고해상도의 2.4GHz LC DCO를 무선 로컬 네트워크 통신에 적용 가능하도록 설계하였다. 설계된 DCO는 900MHz의 주파수 튜닝 범위를 가지고 발진하며 58.8Hz의 해상도를 보여준다. 주파수 컨트롤은 coarse, fine, DAC 배랙터 bank에 의해서 이루어지며, coarse와 fine bank는 PMOS 배랙터로, DAC bank는 NMOS 배랙터로 구성되었다. 각 배랙터 bank는 8비트의 디지털 입력으로 컨트롤된다. 설계된 DCO의 위상잡음은 1MHz 옵셋에서 -123.8dBc/Hz이다. 설계된 DCO는 공급전압 1.2V에서 4.2mA의 전류를 소모한다.

• 한국정보통신학회논문지
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• 제15권7호
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• pp.1543-1551
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• 2011

기존에 ADPLL(All Digital Phase Locked Loop)에서는 DCO(Digitally Controlled Oscillator)의 해상도를 향상시키기 위해 주로 디더링(dithering) 기법이 사용되었다. 본 논문에서는 디더링 방식에서 발생하는 문제점을 보안하고자 DAC(Digital-to-Analog Converter)를 이용한 DCO의 해상도 확보 방법을 제안하였다. 주파수 컨트롤은 coarse와 fine 바랙터(varactor) bank 그리고 DAC 바랙터에 의해서 이루어지며, coarse와 fine bank는 PMOS 바랙터로, DAC 바랙터는 NMOS 바랙터로 구현하였다. 각 바랙터 bank는 8비트의 디지털 입력으로 컨트롤된다. $0.13{\mu}m$ CMOS 공정을 이용하여 설계된 DCO는 약 2.8GHz~3.5GHz의 주파수 범위에서 발진하며 660MHz의 대역폭을 갖는다. DCO의 출력 주파수를 측정한 결과 해상도는 2.8GHz대역에서 73Hz이다. 설계된 DCO는 1M 옵셋(offset)에서 -119dBc/Hz의 위상 잡음 특성을 보이며, 1.2V 전원에서 4.2mA의 전류를 소모한다. 칩 면적은 PAD를 포함하여 $1.3mm{\times}1.3mm$이다.

• 한국정보통신학회논문지
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• 제13권8호
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• pp.1513-1526
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• 2009

스케일러블 부호화(SVC, Scalable Video Coding) 기법은 다양한 예측 부호기 법을 통하여 정보의 중복성을 제거함으로써 부호화 효율을 개선시킬 수 있으나 매우 많은 계산량을 요구하는 문제점이 있다. 기존의 지상파-DMB (Terrestrial-DMB)의 화질을 개선한 고품질 지상파-DMB (Advanced Terrestrial-DMB) 서비스의 표준화와 상업화를 촉진하기 위해서는 이 문제를 반드시 극복할 필요성이 있다. 이를 위해 먼저, 본 논문에서는 기존의 고정 비트율 제어 기법을 개선한 통합 제어 기법을 제안한다. 모의실험을 통하여 제안한 비트율 제어방식은 기존의 제어 방식에 비해 최대 0.3dB까지 성능 개선을 이룰 수 있음을 보인다. 또한, 제안된 통합 제어 기법에 기초하여, 계층간의 부호화모드와 양자화 파라미터의 통계적 특성을 이용하여 부호화 효율을 우수하게 유지하면서 계산량을 줄일 수 있는 방안을 제안한다. 모의실험을 통하여 제안한 방식은 화질 변화가 거의 초래되지 않는 대신에 계산량은 기존의 방식에 비해 최대 12%까지 줄일 수 있음을 보인다.

• 방송공학회논문지
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• 제13권1호
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• pp.162-173
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• 2008

본 논문에서는 스테레오 시점 및 디스플레이 특성을 고려한 효율적인 스테레오 비디오 코딩 방법을 제안한다. 현재 많은 스테레오 비디오 디스플레이 장치는 기존의 단일 시점 비디오 출력과 스테레오 비디오 출력이 모두 가능하다. 이러한 장치에서 스테레오를 비디오 출력 시에는 스테레오 디스플레이 패널의 특성으로 인하여, 두 개 시점 비디오 각각을 수평축으로 1/2 다운 샘플링된 비디오를 입력받는다. 본 논문에서는 기존의 단일 비디오와 스테레오 비디오 시스템을 동시에 고려하기 위하여, 좌측영상은 원래의 해상도로 코딩하고, 우측영상은 가로 방향으로 1/2 다운 샘플링 하여 코딩하는 방법을 제안한다. 우측 영상의 코딩 시 좌측영상을 참조하는 경우 참조 영상과 원 영상사이의 해상도가 일치하지 않아 시점 간 예측이 불가능하므로, 본 논문에서는 이를 위해 시점간 예측방법을 변경하여 부호화하는 방법을 제안한다. 실험결과 제안된 방법은 기존의 스테레오 비디오 부호화 방법에 비하여 $0.5{\sim}0.8\;dB$ 이상의 코딩 이득을 얻을 수 있었다.

• 전자공학회논문지
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• 제51권9호
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• pp.82-90
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• 2014

본 논문에서는 선형성을 가진 파노라믹 스캔 라이다(PSL) 시스템용의 4-채널 차동 트랜스임피던스 증폭기 어레이를 0.18-um CMOS 공정을 이용하여 구현하였다. PSL시스템을 위한 성능의 비교분석을 위하여 전류모드 및 전압모드의 두 종류 트랜스임피던스 어레이 칩을 각각 구현하였으며, 채널당 1.25-Gb/s 동작속도를 갖도록 설계하였다. 먼저 전류모드 칩의 경우, 각 채널 광 수신입력단은 전류미러 구조로 구현하였으며, 특히 로컬 피드백 입력구조로 개선하여 낮은 입력저항과 낮은 잡음지수를 가질 수 있도록 설계하였다. 칩 측정 결과, 채널 당 $69-dB{\Omega}$ 트랜스임피던스 이득, 2.2-GHz 대역폭, 21.5-pA/sqrt(Hz) 평균 잡음 전류 스펙트럼 밀도, -20.5-dBm 수신감도, 및 1.8-V 전원전압에서 4채널 총 147.6-mW 소모전력을 보이며, 1.25-Gb/s 동작속도에서 크고 깨끗한 eye-diagram을 보인다. 한편, 전압모드 칩의 경우, 각 채널 광 수신입력단은 인버터 입력구조로 구현하여 낮은 잡음지수를 갖도록 설계하였다. 칩 측정 결과, 채널 당 $73-dB{\Omega}$ 트랜스임피던스 이득, 1.1-GHz 대역폭, 13.2-pA/sqrt(Hz) 평균 잡음 전류 스펙트럼 밀도, -22.8-dBm수신감도, 및 4채널 총 138.4-mW 소모전력을 보이며, 1.25-Gb/s 동작속도에서 크고 깨끗한 eye-diagra을 보인다.

• 분석과학
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• 제29권4호
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• pp.179-185
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• 2016

물 시료 중에 잔류하는 β-차단제 3종(아테놀롤, 메토프롤롤, 프로프라놀롤)과 β-락탐계 항생제 6종(아목시실린, 페니실린G, 세파클러, 세파드록실, 세파렉신, 세프라딘)을 다른 두 종류의 카트리지를 사용하여 효과적인 분석방법을 정립하였다. 고분자 친수성-친유성 균형 카트리지(Hydrophile-lipophile balance, HLB)와 강한 양이온 교환 혼합 모드인 고분자 흡수 카트리지(Mixed mode cation exchange, MCX)를 사용하여 자동고체상 추출장치(Solid-phase extraction, SPE)로 전처리를 하였다. 충분한 크로마토그래피 분리를 위해 XDB-C₁₈ (1.8 μm; 3.0 mm × 100 mm) 컬럼을 사용하였다. 정량을 위한 검정곡선의 상관계수(r²)가 0.995 이상으로 우수한 직선성을 나타내었다. 방법검출한계(Method detection limits, MDL)와 정량한계(Limit of quantitation, LOQ)는 각각 1.1~3.9 ng/L와 5~13 ng/L이었다. 이 분석방법으로 한강으로 유입되는 지천과 원수를 실태 조사 한 결과 N.D.~0.209 μg/L 농도로 검출되었다.

• 한국자동차공학회논문집
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• 제21권3호
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• pp.82-87
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• 2013

In this work, the 1L grade integrated metal DOC/DPF filter that can install in engine manifold position was developed to investigate the effect of platinum-coating amount of filter on the improvement of filter activation temperature and reduction of particulate matter (PM). This filter was installed in 2.9L CI engine which meets the EURO-4 emission regulation. Tests for PM reduction efficiency of filter were conducted under ND-13 mode with full-load test condition. It was revealed that the time to reach the activation temperature of metal filter ($280^{\circ}C$) was shorter as the amount of platinum-coating increased. This short activation time can be helpful for the reduction of CO and HC emissions during cold start condition. At the same time, PM reduced as the coating amount increased. The reduction percentage of $DOC_{40}$, $DOC_{20}$, and $DOC_0$ were 96.7% (2.34 mg/kW'h), 95.1% (3.47 mg/kW'h), and 94.5% (3.69 mg/kW'h) compared to previous result (71.4 mg/kW'h), respectively.

• 한국기계가공학회지
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• 제16권5호
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• pp.13-18
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• 2017

In this work the augmented safety of Type 4 composite vessel in accordance with uniform-stress design has been demonstrated through a series of burst tests and structural analyses. For this end, three sample vessels were used: (1) designed as guided by the isotensoid dome theory (called iso-dome cylinder); (2) with dome longer compared to uniform-stress design (called prolate cylinder); and (3) with dome wider than uniform-stress design (called oblate cylinder). Structural analyses have been performed using ABAQUS finite element code based on the periodic symmetry to circumferential direction. As a result, the maximum stresses are induced around the bodies of all three cylinders. However, the analyses, with the assumption of possible defect demonstrate that the maximum stresses are induced around the dome knuckles for the prolate and the oblate cylinders. The results of the burst tests for the three cylinders show that the burst initiates from the cylinder body of the iso-dome cylinder and from the dome knuckles of the prolate and the oblate cylinders. Finally, it is recommended that, to comply with DOT CFFC 2007, the dome shape should be designed and fabricated as guided by the isotensoid dome theory.

• 대한전자공학회논문지SD
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• 제48권5호
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• pp.25-33
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• 2011

본 논문에서는 CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 0.13um CMOS 3단 파이프라인 ADC를 제안한다. 통상 CIS에 사용되는 아날로그 회로에서는 수용 가능한 조도 범위를 충분히 확보하기 위해 높은 전원전압을 사용하여 넓은 범위의 아날로그 신호를 처리한다. 그 반면, 디지털 회로에서는 전력 효율성을 위해 낮은 전원전압을 사용하므로 제안하는 ADC는 해당 전원전압들을 모두 사용하여 넓은 범위의 아날로그 신호를 낮은 전압 기반의 디지털 데이터로 변환하도록 설계하였다. 또한 2개의 잔류 증폭기에 적용한 증폭기 공유기법은 각 단의 증폭동작에 따라 전류를 조절함으로써 증폭기의 성능을 최적화 하여 전력 효율을 더욱 향상시켰다. 동일한 구조를 가진 3개의 FLASH ADC에서는 인터폴레이션 기법을 통해 비교기의 입력 단 개수를 절반으로 줄였으며, 프리앰프를 제거하여 래치만으로 비교기를 구성하였다. 또한 래치에 입력 단과 출력 단을 분리하는 풀-다운 스위치를 사용하여 킥-백 잡음으로 인한 문제를 최소화하였다. 기준전류 및 전압회로에서는 온-칩 저 전력 전압구동회로만으로 요구되는 정착시간 성능을 확보하였으며, 디지털 교정회로에는 신호특성에 따른 두 종류의 레벨-쉬프트 회로를 두어 낮은 전압의 디지털 데이터가 출력되도록 설계하였다. 제안하는 시제품 ADC는 0.35um thick-gate-oxide 트랜지스터를 지원하는 0.13um CMOS로 제작되었으며, 측정된 DNL 및 INL은 10비트에서 각각 최대 0.42LSB, 1.19LSB 수준을 보이며, 동적 성능은 50MS/s 동작속도에서 55.4dB의 SNDR과 68.7dB의 SFDR을 보인다. 시제품 ADC의 칩 면적은 0.53$mm^2$이며, 2.0V의 아날로그 전압, 2.8V 및 1.2V 등 두 종류의 디지털 전원전압에서 총 15.6mW의 전력을 소모한다.