• 한국시뮬레이션학회논문지
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• 제19권3호
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• pp.81-89
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• 2010

최근 모델링 및 시뮬레이션 기술이 다양한 분야에서 활용되고 있으며 특히, 국방 분야에서는 모의기반획득(Simulation Based Acquisition)이 필수적인 정책으로 인식되고 있다. 모의기반획득을 효율적으로 수행하기 위해서는 무기체계 개발의 전순기에 모델링 및 시뮬레이션 기법을 적용할 수 있어야 하고 이를 위해서 모의기 하부 컴포넌트 재사용 및 상호운용을 위한 시뮬레이션 아키텍처 프레임워크가 필요하다. 재사용 및 상호운용을 통해 모의기반획득 환경 구축을 위한 비용을 최소화 할 수 있다. 본 연구에서는 재사용성 및 상호운용성 강화를 위한 프레임워크 에 대한 요구사항 및 문제점을 정의하고 그 해결책으로 개발한 시뮬레이션 프레임워크의 설계구조를 제시한다. 제안하는 시뮬레이션 프레임워크는 시뮬레이터를 구성하는데 공통적으로 필요한 기능을 재사용의 단위로 제공하며 사용자가 필요에 따라 쉽게 변경하거나 추가할 수 있다. 이러한 프레임워크를 통해 모의기반획득 환경 구축을 위한 비용을 최소화 하는 것이 가능하다. 제안하는 프레임워크를 실제 사업에 적용한 결과를 제시하고 다양한 적용방안 및 향후 연구 방향에 대하여 설명한다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}

• 방사성폐기물학회지
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• 제17권2호
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• pp.183-202
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• 2019

고준위방사성폐기물의 처분터널 및 처분공 간격을 결정하고 처분시스템의 성능을 평가하기 위해서는 열-수리-역학적인 복합 거동 변화에 대한 이해가 반드시 필요하고 이를 반영하여 해석해야만 한다. 하지만 한국형 기준 처분시스템에서의 처분터널 및 처분공 간격을 결정하기 위해 수행된 기존의 연구들은 이러한 복합거동 특성을 반영하지 않고 열 해석 결과만을 근거로 처분시스템을 설계하였다. 따라서 본 연구에서는 열-수리-역학적인 복합거동 특성을 반영하여 한국형 기준 처분시스템의 성능을 TOUGH2-MP/FLAC3D를 이용하여 평가하였다. 고준위방사성폐기물이 처분된 이후 방사성 붕괴열에 의해 처분시스템의 온도는 급격히 증가하다가 붕괴열의 감소로 온도는 서서히 감소하였으며, 해석 기간 1,000년 동안 벤토나이트 완충재의 최고 온도는 설계 기준인 $100^{\circ}C$ 이하로 유지되는 것으로 나타났다. 처분용기와 벤토나이트 완충재의 계면에서의 최고 온도는 약 3.21년이 지난 시점에 용기의 중간 지점에서 약 $96.2^{\circ}C$로 나타났으며, 암반에서의 최고 온도는 폐쇄 후 약 17년이 지난 시점에서 약 $68.2^{\circ}C$로 계산되었다. 처분용기 부근 벤토나이트 완충재는 처분 초기에 온도 변화에 따른 건조현상이 발생하여 포화도가 감소하지만, 시간이 지남에 따라 주변 암반으로부터의 지하수 유입에 의해 포화도가 증가하는 것으로 계산되었다. 이후, 벤토나이트 완충재 및 뒷채움재 모두 약 266년 이후 완전히 포화되는 것으로 계산되었다. 처분시스템에서의 온도 변화에 따른 열응력 그리고 벤토나이트 완충재 및 뒷채움재의 팽윤압으로 인한 응력 변화가 처분장 주변 암반에 미치는 영향을 평가하고자 수치해석에서 계산된 응력을 스폴링 강도(spalling strength)와 Mohr-coulomb 파괴 기준식과 비교하였다. 계산 결과 일축압축강도와 스폴링 강도에 도달하지 않는 것으로 나타나 처분시스템이 스폴링에 의한 파괴는 나타나지 않을 것으로 판단되며, Mohr-coulomb 파괴 기준 역시 충족하는 것으로 나타났다. 본 연구에서 사용된 수치해석 코드와 방법론은 다양한 조건에서의 한국형 기준 처분시스템에 대한 성능평가뿐만 아니라, 복층 처분시스템에 대한 설계와 성능평가에 활용될 수 있을 것으로 판단된다.

• 전자공학회논문지CI
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• 제42권1호
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• pp.9-26
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• 2005

파이프라인과 슈퍼스칼라 방식 그리고 동적 스케줄링 기법이 일반화된 시스템 구조 하에서, 분기 명령어에 대한 분기 예측 정확도는 프로세서 입장에서 뿐만 아니라 시스템 전체적인 성능에 있어서 큰 영향을 미친다. 이는 분기 예측이 실패했을 경우 잘못된 분기 예측으로 인한 페널티가 발생하기 때문이며, 이러한 페널티는 파이프라인의 길이가 깊어지고 더욱 많은 수의 명령어가 동시에 실행되는 환경일수록 더 큰 값을 가진다. 본 논문에서는 분기 예측의 정확도를 높이기 위해서, 분기 예측과 관련된 신경망을 구축하여 이론 통해 분기 예측에 필요한 각 요소별 가중치의 경향을 분석한다. 그 결과, 높은 가중치를 가지는 구성 요소를 기존의 분기 예측 기법에 추가시킨 새로운 형태의 분기 예측 기법을 제안한다. 제안된 새로운 기법은 실행 구동방식의 시뮬레이터인 Simple Scalar를 통하여 모의실험 되었으며, 실험 결과 본 논문에서 제시한 "분기 명령어의 방향 정보를 내포하는 새로운 기법(direction-gshare)"이 기존의 gshare 기법과 비교하여 동일한 하드웨어 복잡도를 가지면서도 일반적인 Bimodal 기법이나 이단계 적응형 분기 예측 기법 혹은 그의 변형인 gshare 기법에 비하여 분기 예측의 정확도가 최대 4.1%, 평균 1.5% 더 우수한 결과를 보였으며, 최적의 방향 정보 내포량에 대해서는 최대 11.8%, 평균 3.7%의 성능 향상을 보였다.

• 한국ITS학회 논문지
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• 제17권4호
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• pp.54-62
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• 2018

본 연구는 인공지능 신호 구현의 일환으로서, 딥러닝을 통해 실시간으로 추정하는 차량대기길이 기반의 감응식 신호 알고리즘을 제시하였다. 알고리즘의 구현을 위해 딥러닝 모형을 구현한 텐서플로우에 미시적 교통시뮬레이터인 Vissim을 제어하는 API, 즉 COM Interface를 구축하였다. Vissim에서 신호주기별로 수집된 링크통행시간과 통과교통량이 텐서플로우에 전달되면 학습이 완료된 딥러닝 모형을 통해 접근로별 차량대기길이가 추정된다. 접근로별 차량대기길이를 기반으로 신호시간을 산정한 후 Vissim 내부의 신호등화를 조정하여 시뮬레이션 한다. 본 연구에서 개발한 알고리즘은 현 TOD 방식에 비해 차량 지체가 약 5% 감소한 것으로 분석되었으며, 이는 네트워크 내 하나의 교차로만 대상으로 적용하여 그 효과가 제한된 것이며, 축 또는 네트워크 제어로의 공간적 확대방안을 향후연구로 제시하였다.

• 한국ITS학회 논문지
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• 제14권4호
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• pp.40-51
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• 2015

본 연구에서는 직각교차 4지 신호교차로를 대상으로 다양한 신호현시 순서대안을 비교하여 교차로 하류부 도로의 통과교통량 처리능력을 극대화하는 신호현시 순서대안을 분석하였다. 현시배열 대안은 동서축과 남북축 도로의 직진과 좌회전 신호현시 배치순서에 따라 총 6개로 구성하였다. 이론적 분석에 따르면 동일한 목적링크를 향하는 신호현시를 신호주기 전체에 분산배치한 현시배열 대안2(동서축:직진 후 좌회전, 남북축:좌회전 후 직진)와 현시배열 대안5(동서축:좌회전 후 직진, 남북축:직진 후 좌회전)가 나머지 4개 현시배열 대안에 비하여 작은 최대지체가 발생하는 것으로 나타났다. 즉, 현시배열 대안에 따라 교차로가 최대지체의 수용가능 여부가 변화하는 용량상태 교차로에서 효과를 나타낼 수 있다. 미시 교통시뮬레이터인 PTV VISSIM F 7.0을 이용하여 각각의 현시배열 대안을 검증한 결과 용량상태를 넘어서가나 미달한 교차로에서는 현시순서 대안의 변화에 따라 통과교통량의 변화가 매우 미미한 수준으로 나타났다. 그러나 용량상태인 평균제어지체 100초 내외의 교차로는 현시순서 대안에 따라 평균제어지체가 용량상태인 100초 안팎으로 변화하며 효과를 나타냈다. 이론적 분석결과와 동일하게 현시배열 대안2와 현시배열 대안5가 다른 현시배열 대안에 비하여 교차로 통과교통량 및 목적링크 통과교통량을 최소 3.8%에서 최대 5.1%까지 증대시킨 것으로 분석되었다.

• 대한교통학회지
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• 제33권5호
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• pp.478-487
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• 2015

본 연구에서는 검지기에서 수집가능한 교통정보를 이용한 대기행렬이론 기반 가변속도제어 운영모형과 그 효과를 제시하였다. 모형분석결과 가변속도제어를 실시할 때 총 지체가 3개 영역으로 나뉘어 발생하며, 총 통행시간의 증감없이 총 지체가 감소하였다. 이와 같은 가변속도제어 모형의 효과는 이론적 분석 후 VISSIM 미시 시뮬레이터를 통하여 검증하였으며, SSAM을 이용한 고위험 상충건수 분석이 이루어졌다. 분석결과 총 지체가 감소한 것으로 나타났으나, 총 통행시간이 동일하고 운전자의 희망통행속도는 가변속도제어 유무와 관계없이 동일하므로 실제 총 지체가 줄어든 것으로 볼 수 없다. 하지만 위 가변속도제어 모형은 자유속도 유지시간을 증가시키고, 속도편차발생 주기를 늘렸다. 이는 반복적인 지정체의 규모와 횟수 저감을 통해, 상하류부 교통류간 속도 차이를 줄여줌으로써 고위험 상충건수를 약 36.0% 저감하는 것으로 나타난다. 즉, 본 연구에서 제시한 가변속도제어값을 이용하여 가변속도제어를 실시할 경우 총 지체를 최소화함으로써 고위험 상충건수를 저감하는 안전성 향상효과를 기대할 수 있다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.20-27
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• 2010

본 논문에서는 고성능 H.264/AVC 복호기 설계를 위해 디블록킹 필터의 수행시간 단축과 저전력 설계를 위한 필터링 순서 및 효율적인 메모리 구조를 제안하고 5단 파이프라인으로 구성된 필터의 설계에 대해 기술한다. 디블록킹 필터는 블록 경계에서 발생하는 왜곡을 제거하여 영상의 화질을 개선시키지만 하나의 경계에 여러 번 필터링을 수행하여 많은 메모리 접근과 반복되는 연산과정이 수반된다. 따라서 본 논문에서는 메모리 접근과 필터 수행 사이클을 최소화하는 새로운 필터 순서를 제안 하고 반복되는 연산의 효율적 관리를 위해 파이프라인 구조를 적용하였다. 제안하는 디블록킹 필터는 메모리 읽기, 임계값 계산, 전처리 연산, 필터 연산, 메모리 쓰기로 구성된 5단 파이프라인으로 구현되어 순차적인 필터 연산에 병렬적 처리가 가능하며 각 단계에 클록 게이팅을 적용하여 하드웨어 자원에 불필요한 전력을 감소시켰다. 또한, 적은 내부 트랜스포지션 버퍼를 사용하면서 필터링 순서를 효율적으로 개선하여 필터 수행을 위한 메모리 접근과 수행 사이클을 감소시켰다. 제안하는 디블록킹 필터의 하드웨어는 Verilog HDL로 설계 하였으며 기존의 복호기에 통합하여 Modelsim 6.2g 시뮬레이터를 이용해 검증하였다. 입력으로는 표준 참조 소프트웨어 JM9.4 부호기를 통해 압축한 다양한 QCIF영상 샘플을 사용하였다. 기존 필터들과 수행 사이클을 비교한 결과, 제안하는 구조의 설계가 비교적 적은 트랜스포지션 버퍼를 사용했으며 최소 20%의 수행 사이클이 감소함을 확인하였다.

• 청정기술
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• 제26권2호
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• pp.96-101
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• 2020

이 논문에서는 3세대 바이오매스 중 거대조류, 즉 해조류 바이오매스로부터 유래된 바이오가스를 연료로 사용하여 열, 전력 및 수소를 생산하는 삼중발전의 타당성 평가를 수행하였다. 이를 위해 3 MW급 고체산화물 연료전지와 가스터빈, 그리고 유기 랭킨 사이클로 이루어진 상용 규모의 열, 전력 및 수소 생산공정을 공정모사기를 사용하여 설계, 모사하였고, 공정모사로 부터 얻은 열 및 물질 수지를 통해 각 단위조작 장치의 가격을 추정하고 경제성을 분석하였다. 수소를 생산하기 위해 고체산화물 연료전지의 설계를 수정하였는데, 연료전지 내 애프터-버너를 제거하고 수성-가스 전환 반응기를 추가하였다. 공정모사 결과 설계된 삼중발전 공정은 시간당 3.47톤의 건조 갈조류 원료로부터 생산된 2톤의 바이오가스를 이용하여 2.3 MW의 전력과 50 kg hr^-1의 수소를 37%의 효율로 생산한다. 이 결과를 토대로 가장 현실적인 시나리오에 대해 경제적으로 평가하고 BESP (breakeven electricity selling price)를 계산하였는데, ¢10.45 kWh^-1로 기존의 고정 발전 대비 동등 이상의 수준으로 나타났다.

• 에너지공학
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• 제23권2호
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• pp.28-34
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• 2014

자동변속기유는 자동차의 자동변속기의 성능을 유지시키기 위해 사용되는 유체이다. 최근 자동차 제조사에서는 일반적으로 자동변속기유를 80000~100000 km 주행후 교환 또는 무교환을 보증하고 있지만 국내에서는 많은 운전자들이 50000 km 이하에서도 자동변속기유를 교환하고 있는 것으로 조사되었다. 빈번한 자동변속기유의 교환은 환경오염과 차량유지비용을 상승시키는 원인으로 작용되고 있다. 본 연구에서는 사용하지 않은 신유와 50000 km와 100000 km를 각각 주행한 뒤 회수된 자동변속기유를 대상으로 인화점, 연소점, 유동점, 동점도, 저온겉보기점도, 전산가, 금속분과 같은 물리적 특성을 분석하였다. 연구결과, 신유에 비해 사용유는 전산가, 유동점, 금속분이 증가되는 것을 확인하였지만, 두 종류의 사용유(50000 km, 100000 km)의 물리적 특성과 금속분 함량의 차이는 크지 않음을 알수 있었다.