• Journal of Power Electronics
• /
• 제14권1호
• /
• pp.40-47
• /
• 2014

An average current mode control scheme that consistently offers good dynamic performance for LLC series resonant DC-to-DC converters irrespective of the changes in the operational conditions is presented in this paper. The proposed control scheme employs current feedback from the resonant tank circuit through an integrator-type compensation amplifier to improve the dynamic performance and enhance the noise immunity and reliability of the feedback controller. Design guidelines are provided for both current feedback and voltage feedback compensation. The performance of the new control scheme is demonstrated through an experimental 150 W converter operating with 340 V to 390 V input voltage to provide a 24 V output voltage.

• 전력전자학회논문지
• /
• 제21권4호
• /
• pp.364-372
• /
• 2016

In this paper, a voltage controller for the seamless transition of a grid-connected inverter for ESS is proposed. The single-phase inverter is operated as a current controller when the grid is connected and as a voltage controller in the stand-alone mode when the grid is disconnected. Generally, in the case of grid recovery, the overcurrent may flow into the system because of the mismatch phase between the inverter output and grid voltages. The proposed controller resolves the overcurrent problem through phase delay problems with initial value feed-forward control of the integrator when the grid voltage is restored. The effects of the control method are simulated through PSIM, and the usefulness of the control method is verified through experiments.

• 전력전자학회논문지
• /
• 제4권3호
• /
• pp.231-239
• /
• 1999

변압기로써 결합된 직렬공진 부하를 가진 전압원-인버터(Voltage-Source Inverter)가 공진주파수로 작동되는 경우에 출력 전류를 제어하는 기법으로서, 개선된 전류조절형 델타변조(Current-Regulated Delta Modulator; CRDM)방식을 제안한다. 일반적인 CRDM은, 전류편차가 상당한 크기로 나타난다는 문제가 있으며, 특히 유도가열장치와 같이 부하가 변압기를 통하여 연결되는 경우에는 변압기의 자속포화 문제가 발생하므로 실제 사용에 한계가 있다. 이러한 문제를 해결하기 위하여, 자속포화 현상을 분석하고 이를 방지하기 위한 간단한 방법을 제안하며, 전류편차를 제거하기 위한 적분형 CRDM을 적용한다. 그리고 슬라이딩 모드 제어의 개념을 이용하여, 안정된 동작을 보장하는 적분기 이득의 상한치를 회로특성치로부터 구하는 방법을 제안하고, 제안된 기법의 효용성을 시뮬레이션과 실험으로써 확인한다.

• 전자공학회논문지SC
• /
• 제37권4호
• /
• pp.28-34
• /
• 2000

본 논문에서는 완전평형 전류 적분기를 이용하여 저전압 구동이 가능하고 고주파수 응용이 가능한 연속시간 필터를 설계하였다. 적분기 회로의 평형 구조 특성 때문에 짝수 차수의 고조파 성분들이 제거되고, 입력 신호 범위가 2배가되어 제안된 필터는 개선된 잡음 특성과 넓은 동적범위를 갖는다. 또한 상보형 전류미러를 이용하기 때문에 바이어스 회로가 간단하고 필터의 차단주파수는 단일 바이어스 전류원에 의해 간단히 제어할 수 있다. 설계의 예로 3차 버터워스 저역통과 필터를 개구리도약법으로 구현하였고, 제안된 완전평형 전류모드 필터는 0.65㎛ CMOS n-well 공정 파라미터를 이용하여 SPICE 시뮬레이션한 후 필터의 특성을 검토하였다. 시뮬레이션 결과 3V의 공급 전압에서 50㎒의 차단주파수, 1%의 THD에서 69㏈의 동적 범위를 갖고, 전력소모는 4㎽이다.

• Journal of Electrical Engineering and Technology
• /
• 제13권1호
• /
• pp.201-210
• /
• 2018

This paper proposes a new start-up method for a load commutated inverter (LCI) in a large synchronous gas-turbine generator. The initial rotor position for start-up torque is detected by the proposed initial angle detector, which consists of an integrator and a phase-locked loop. The initial rotor position is accurately detected within 150ms, and the angle difference between the real position and the detected position is less than 1%. The LCI system operates in two modes (forced commutation mode and natural commutation mode) according to operating speed range. The proposed controllers include a forced commutation controller for the low-speed range, a PI speed controller and a PI current controller, where the forced commutation controller is connected to the current controller in parallel. The current controller is modeled by Matlab/Simulink, where a six-pulse delay of the thyristor and a processing delay are considered by using a zero-order hold. The performance of the proposed start-up method is evaluated in Matlab/Psim at standstill and at low speed. To verify the feasibility of the method, a 5kVA LCI system prototype is implemented, and the proposed initial angle detector and the system performance are confirmed by experimental results from standstill to 900rpm.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2000년도 학술대회 논문집 전문대학교육위원
• /
• pp.149-151
• /
• 2000

본 논문에서는 완전균형 상보형 적분기에서 그 이득과 단위이득 주파수 특성을 향상시킬 수 있는 high-swing cascode 구조를 이용한 새로운 적분기를 설계하였다. 설계된 high-swing cascode 적분기는 $0.25{\mu}m$ n-well CMOS 공정 파라미터를 이용하여 HSPICE 시뮬레이션 하였으면, 그 결과 제안된 회로는 2V 공급전압에서 전력소모는 1.04mW이고 차단주파수는 100MHz를 갖으며 이득은 51dB로서 이 적분기를 이용한 능동필터 설계시 요구조건인 40dB 이상의 이득 값을 만족한다.

• Journal of information and communication convergence engineering
• /
• 제10권2호
• /
• pp.187-193
• /
• 2012

A 1 GHz CMOS fast-lock phase-locked loop (PLL) is proposed to support the quick wake-up time of mobile consumer electronic devices. The proposed fast-lock PLL consists of a conventional charge-pump PLL, a frequency-to-digital converter (FDC) to measure the frequency of the input reference clock, and a digital-to-analog converter (DAC) to generate the initial control voltage of a voltage-controlled oscillator (VCO). The initial control voltage of the VCO is driven toward a reference voltage that is determined by the frequency of the input reference clock in the initial mode. For the speedy measurement of the frequency of the reference clock, an FDC with a parallel architecture is proposed, and its architecture is similar to that of a flash analog-to-digital converter. In addition, the frequency-to-voltage converter used in the FDC is designed simply by utilizing current integrators. The circuits for the proposed fast-lock scheme are disabled in the normal operation mode except in the initial mode to reduce the power consumption. The proposed PLL was fabricated by using a 0.18-${\mu}m$ 1-poly 6-metal complementary metal-oxide semiconductor (CMOS) process with a 1.8 V supply. This PLL multiplies the frequency of the reference clock by 10 and generates the four-phase clock. The simulation results show a reduction of up to 40% in the worstcase PLL lock time over the device operating conditions. The root-mean-square (rms) jitter of the proposed PLL was measured as 2.94 ps at 1 GHz. The area and power consumption of the implemented PLL are $400{\times}450{\mu}m^2$ and 6 mW, respectively.

• 한국정보전자통신기술학회논문지
• /
• 제13권3호
• /
• pp.184-196
• /
• 2020

본 논문에서는 배터리 관리 시스템 (BMS)에서 2차 전지 배터리를 통해 흐르는 전류의 정밀한 측정을 위한 cascaded-of-integrator feedforward (CIFF) 구조의 단일 비트 2차 델타-시그마 모듈레이터를 제안하였다. 제안된 모듈레이터는 2개의 스위치드 커패시터 적분기, 단일 비트 비교기, 비중첩 클록 발생기 및 바이어스와 같은 주변 회로로 구현하였다. 제안된 구조는 낮은 공통 모드 입력 전압을 가지는 low-side 전류 측정 방법에 적용되도록 설계되었다. Low-side 전류 측정 방법을 사용하면 회로 설계에 부담이 줄어들게 되는 장점을 가진다. 그리고 ±30mV 입력 전압을 15비트 해상도를 가지는 ADC로 분해하기 때문에 추가적인 programmable gain amplifier (PGA)를 구현할 필요가 없어 수 mW의 전력소모를 줄일 수 있다. 제안된 단일 비트 2차 CIFF 델타-시그마 모듈레이터는 350nm CMOS 공정으로 구현하였으며 5kHz 대역폭에 대해 400의 oversampling ratio (OSR)로 95.46dB의 signal-to-noise-and-distortion ratio (SNDR), 96.01dB의 spurious-free dynamic range (SFDR) 및 15.56비트의 effective-number-of-bits (ENOB)을 달성하였다. 델타 시그마 모듈레이터의 면적 및 전력 소비는 각각 670×490㎛2 및 414㎼이다.