• 대한용접접합학회:학술대회논문집
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• 대한용접접합학회 2006년도 춘계 학술대회 개요집
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• pp.227-229
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• 2006

3차원 실장을 하기 위해서 딥핑 방법으로 전기적 신호를 전달할 수 있는 비아를 가진 실리콘 웨이퍼를 제작하였다. 레이저를 이용하여 실리콘 웨이퍼에 개구부가 원형에 가까운 관통 홀을 형성하였다. 관통 홀의 벽에 도금 방법으로 시드 층을 형성하였다. 관통 홀의 충전 금속은 Sn-3.5Ag-0.7Cu 솔더를 사용하였다. 딥핑 방법으로 시드 층과 솔더 사이의 확산 현상 이용하여 전기적 신호를 전달 할 수 있는 비아를 형성하였다. 비아 내부에 일부 기공과 크랙이 발견되기도 했으나 딥핑 방법을 통해서 빠른 시간 내에 비아를 가진 실리콘 웨이퍼를 제작 할 수 있었다.

• 전기화학회지
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• 제2권4호
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• pp.237-241
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• 1999

펄스전착법에 의한 구리박막의 특성과 via hole 충진 특성을 연구하였다. 특히 구리박막의 특성에 미치는 첨가제의 영향을 중점적으로 다루었다. 펄스 전류와 첨가제를 사용하여 전착한 구리박막은 83.4 MPa이하의 낮은 인장응력을 가졌으며 높은 Cu (111) 우선 배향성을 나타냈다. Superfilling에 의해 최고 $0.25{\mu}m, 6: 1$ 정도의 고 종횡비를 가지는 via hole에 결함 없이 성공적으로 충진할 수 있었으며 미세 구조를 관찰한 결과 쌍정에 의한 변형이 일어났음을 알 수 있었다. $500^{\circ}C$에서 1시간 동안 진공열처리를 했을 경우 두께의 $1\~2$배에 달하는 결정립을 가지는 bamboo구조를 나타냈으며 이때 전기비저항은 $1.8\~2.0{\mu}{\Omega}{\cdot}cm$을 나타냈다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 International Symposium
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• pp.261-278
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• 2003

Concepts.Wafer-Level Chip-Scale Concept with Handling Substrate.Low Accuracy Placement Layout with Isolation Trench.Possible Pitch of Interconnections down to $10{\mu}{\textrm}{m}$ (Sn-Grains).Wafer-to-Wafer Equipment Adjustment Accuracy meets this Request of Alignment Accuracy (+/-1.5 ${\mu}{\textrm}{m}$).Adjustment Accuracy of High-Speed Chip-to-Wafer Placement Equipment starts to meet this request.Face-to-Face Modular / SLID with Flipped Device Orientation.interchip Via / SLID with Non-Flipped Orientation SLID Technology Features.Demonstration with Copper / Tin-Alloy (SLID) and W-InterChip Vias (ICV).Combination of reliable processes for advanced concept - Filling of vias with W as standard wafer process sequence.No plug filling on stack level necessary.Simultanious formation of electrical and mechanical connection.No need for underfiller: large area contacts replace underfiller.Cu / Sn SLID layers $\leq$ $10{\mu}{\textrm}{m}$ in total are possible Electrical Results.Measurements of Three Layer Stacks on Daisy Chains with 240 Elements.2.5 Ohms per Chain Element.Contribution of Soldering Metal only in the Range of Milliohms.Soldering Contact Resistance ($0.43\Omega$) dominated by Contact Resistance of Barrier and Seed Layer.Tungsten Pin Contribution in the Range of 1 Ohm

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2013년도 춘계학술대회 논문집
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• pp.68-69
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• 2013

금속 씨드 층(seed layer)을 직경 $10{\mu}m$, 깊이 $100{\mu}m$, 고종횡비 10:1 비아에 스퍼터링하였다. 금속 씨드 층의 두께는 스퍼터링 시간, 압력, 및 타겟파워를 변화하여 조절하였다. 금속 씨드층 스퍼터링 후 전기도금에 의해 구리 충전을 시도하였다. 비아의 고종횡비가 증가하면 비아 폭이 좁아져 비아의 하부층과 하단 측면 두께는 비아 상부 측면 두께만큼 충분하지 않아 문제가 될 수 있다. 스퍼터링 조건을 최적화 함으로써 씨드층의 특성을 높이고, 비아 홀 지름의 감소 속도를 줄일 수 있었다. 종래의 스퍼터링 방식을 이용하여 비아 입구의 opening percentage를 약 64%로 하고, 하부 씨드층 두께가 46.7 nm 인 금속 씨드층을 형성할 수 있었다. 이 씨드층 상에 전기도금으로 Cu filling을 성공적으로 할 수 있었다.

• 마이크로전자및패키징학회지
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• 제22권2호
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• pp.5-9
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• 2015

3차원 적층 반도체에서의 열관리를 위한 연구 동향에 대해서 살펴보았다. 적층 구조는 평면구조와 달리 단위 패키지당 발열량 증가, 단위 바닥면적당 전력 소비량 증가, 이웃 칩의 영향으로 과열 가능성의 증가, 냉각구조 추가의 어려움, 국부 열원의 발달 등으로 발열 문제가 매우 심각해질 수 있으며, 특히 국부 열원은 적층을 위해 칩 두께가 얇아짐으로 더욱 심화되고 있어 이를 고려한 발열관리가 필요하다. 구리 TSV는 높은 열전도도를 이용하여 열원의 열을 효과적으로 주변으로 배출하는 역할을 하며 범프 및 gap 충진 재료, 적층 순서와 함께 적층 반도체의 열확산에 큰 영향을 미친다. 이는 실험으로나 수치해석으로 확인되고 있으며, 향후 적층 구조의 각 구성 요소들의 열 특성을 반영한 회로 설계가 이루어질 것으로 예상된다.