• 한국재료학회지
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• 제11권6호
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• pp.527-532
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• 2001

O$_2$plasma와 H(hfac)을 이용한 Cu 박막의 건식 식각을 조사하였다. 휘발성이 큰 Cu(hfac)$_2$와 $H_2O$를 탈착시키기 위하여 $O_2$ Plasma를 이용한 Cu 박막의 산화와 생성된 Cu 산화막을 H(hfac)과의 반응으로 제거하는 공정으로 식각을 수행하였다. Cu 박막의 식각율은 50-700 /min의 범위를 보였으며, 기판온도, H(hfac)/O$_2$ 유량비, plasma power에 따라 변하였다. Cu 박막의 식각율은 기판온도 215$^{\circ}C$보다 높은 온도구간에서 RF power가 증가함에 따라 증가하였고, 산화 공정과 H (hfac)과의 반응이 균형을 이루는 최적의 H (hfac)/O$_2$ 유량비는 1:1임을 확인하였다. Ti mask를 사용한 Cu Patterning은 유량비 1 : 1, 기판온도 25$0^{\circ}C$에서 실시하였고, 30$^{\circ}$외 taper slope를 갖는 등방성 etching profile을 얻을 수 있었다. Taper angle을 갖는 Cu 건식 patterning은 고해상도의 대면적 thin film transistor liquid-crystal(TFT-LCDs)를 위래 필요한 것으로써 기판온도, RF power, 유량비를 조절한 one-step 공정으로부터 성공적으로 얻을 수 있었다.

• 마이크로전자및패키징학회지
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• 제19권4호
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• pp.19-23
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• 2012

최근 발광다이오드(LED)의 출력 성능을 높이고, 전력 소비를 줄이기 위해 LED 패키지 분야에서 실리콘 기판 연구가 집중되고 있다. 본 연구에서는 공정 비용이 낮고 생산성이 높은 습식 식각을 이용하여 실리콘 기판의 실리콘 관통 비아 식각 공정을 살펴보았다. KOH를 이용한 양면 습식 식각 공정과 습식 식각과 건식 식각을 병행한 두 가지 공정 방법으로 실리콘 관통 비아를 제작하였고, 식각된 실리콘 관통 비아에 Cu 전극과 배선은 전기도금으로 증착하였다. Cu 전극을 연결하는 배선의 전기저항은 약 $5.5{\Omega}$ 정도로 낮게 나타났고, 실리콘 기판의 열 저항은 4 K/W으로 AlN 세라믹 기판과 비슷한 결과를 보였다.

• 한국재료학회지
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• 제6권8호
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• pp.817-824
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• 1996

리모트 수소 플라즈마를 이용하여 Si 기판 위의 구리 오염의 제거 효과에 관하여 조사하였다. 최적의 공정 조건을 찾기 위하여 Si 기판을 1ppm ${CuCI}_{2}$ 표준 화학 용액으로 인위적으로 오염시킨 후 rf power와 세정시간, 거리 (수소플라즈마 중심에서 Si 기판표면까지의 거리)등의 공정 변수를 변화시키며 리모트 수소 플라즈마 세정을 실시하였다. 리모트 수소 플라즈마 세정 후 Si 표면의 분석을 위하여 TXRF(total x-ray reflection fluorescence)와 AFM(atomic force microscope)측정을 실시하였다. 리모트 수소 플라즈마 세정이 Cu의 제거에 효과적이며 Si 표면의 거칠기에 나쁜 영향을 주지 않음을 TXRF와 AFM 분석결과로부터 알 수 있었다. Cu 불순물의 흡착 메커니즘은 산화 환원 전위 이론으로 설명될 수 있으며, Cu 불순물의 제거 메커니즘은 XPS(x-ray photoelectron spectroscopy)분석결과를 근거로 하여 다음과 같이 설명할 수 있다. :먼저 Cu 이온이 Si 표면에 흡착되어 화학적 산화막을 생성한다. 그 다음, 수소 플라즈마 중의 반응성이 강한 수소이온이 이 산화막을 분해시켜 제거하며 Cu 불순물은 산화막이 제거될 때 함께 제거된다.

• 한국진공학회지
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• 제1권3호
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• pp.389-394
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• 1992

용액분무법으로 (100) MgO 단결정 기판위에 YBa2Cu3O7-x 초전도박막을 제조하 였다. YBa2Cu3O7-x 초전도 박막의 Y, Ba, Cu 원자의 상대적인 비는 EDX의 검출 한계내에 서 1 : 2 : 3이었고, 이는 분무 용액속의 금속이온의 비와 같았다. YBa2Cu3O7-x 초전도 박 막의 결정구조는 단일 상의 사방구조였으며, 기판에 수직인 c축의 방향으로 grain이 성장되 었고, 격자상수 c0는 11.678$\AA$였다. 95$0^{\circ}C$의 공기중에서 10분간 열처리한 박막의 Tc-on=100K, Tc-zero=80K, Jc=2.5 $\times$ 104A/cm2였고, 95$0^{\circ}C$의 흐르는 산소분위기에서 10분간 열처리한 박막의 Tc-on=103K, Tc-zero=80K, Jc=1.0 $\times$ 105A/cm2였다. 초전도 박막의 미세구 조, grain 크기와 grain 경계폭은 제조후 열처리(post-annealing) 시간과 가스 분위기에 강 한 영향을 받았다.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2009년도 춘계학술대회 논문집
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• pp.167-167
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• 2009

결정질실리콘 태양전지를 제조함에 있어 실리콘 기판 내의 금속 불순물들은 소자제작 시에 성능 저하의 원인으로 작용한다. 따라서 본 연구에서는 실리콘 기판에 Cr, Cu, Ni 불순물을 강제 오염시킨 후 태양전지를 제작하여 각각의 불순물에 대한 특성을 조사 하였다. p-type 실리콘 기판을 오염시키기 위해 일정 시간동안 표준용액에 담근 후 질소 분위기에서 열처리 하여 불순물을 확산시켰다. 이후 상용 공정을 이용하여 태양전지를 제작하고 기판내 금속불순물 농도에 따른 태양전지의 동작특성을 분석하였다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2016년도 추계학술대회 논문집
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• pp.128-128
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• 2016

Cu 배선폭 미세화 기술은 반도체 디바이스의 성능 향상을 위한 핵심 기술이다. 현재 배선 기술은 lithography, deposition, planarization등 종합적인 공정 기술의 발전에 따라 10x nm scale까지 감소하였다. 하지만 지속적인 feature size 감소를 위하여 요구되는 높은 공정 기술 및 비용과 배선폭 미세화로 인한 재료의 물리적 한계로 인하여 배선폭 미세화를 통한 성능의 향상에는 한계가 있다. 배선폭 미세화를 통한 2차원적인 집적도 향상과는 별개로 chip들의 3차원 적층을 통하여 반도체 디바이스의 성능 향상이 가능하다. 칩들의 3차원 적층을 위해서는 별도의 3차원 배선 기술이 요구되는데, TSV(through-Si-via)방식은 Si기판을 관통하는 via를 통하여 chip간의 전기신호 교환이 최단거리에서 이루어지는 가장 진보된 형태의 3차원 배선 기술이다. Si 기판에 $50{\mu}m$이상 깊이의 via 및 seed layer를 형성 한 후 습식전해증착법을 이용하여 Cu 배선이 이루어지는데, via 내부 Cu ion 공급 한계로 인하여 일반적인 공정으로는 void와 같은 defect가 형성되어 배선 신뢰성에 문제를 발생시킨다. 이를 해결하기 위해 각종 유기 첨가제가 사용되는데, suppressor를 사용하여 Si 기판 상층부와 via 측면벽의 Cu 증착을 억제하고, accelerator를 사용하여 via 바닥면의 Cu 성장속도를 증가시켜 bottom-up TSV filling을 유도하는 방식이 일반적이다. 이론적으로, Bottom-up TSV filling은 sample 전체에서 Cu 성장을 억제하는 suppressor가 via bottom의 강한 potential로 인하여 국부적 탈착되고 via bottom에서만 Cu가 증착되어 되어 이루어지므로, accelerator가 없이도 void-free TSV filling이 가능하다. Accelerator가 Suppressor를 치환하여 오히려 bottom-up TSV filling을 방해한다는 보고도 있었다. 본 연구에서는 유기 첨가제의 치환으로 인한 TSV filling performance 저하를 방지하고, 유기 첨가제 조성을 단순화하여 용액 관리가 용이하도록 하기 위하여 suppressor만을 이용한 TSV filling 연구를 진행하였다. 먼저, suppressor의 흡착, 탈착 특성을 이해하기 위한 연구가 진행되었고, 이를 바탕으로 suppressor만을 이용한 bottom-up Cu TSV filling이 진행되었다. 최종적으로 $60{\mu}m$ 깊이의 TSV를 1000초 내에 void-free filling하였다.

• 한국자동차공학회논문집
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• 제21권3호
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• pp.134-141
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• 2013

Reflow soldering process is essential in electronic package. Reflow process for a long time results from the decrease of reliability because IMC is formed excessively. Solder alloys of Sn-37Pb and Sn-Ag with different kinds of Cu contents (0, 0.5 and 1 wt.%) as compared with Ni and Cu plate joints are investigated according to varying reflow time. The interfaces of solder joints are observed to analyze IMC (intermetallic compound) growth rate by scanning electron microscope (SEM). Shear test is also performed by using SP (Share-Punch) tester. The test results are compared with the solder joints of two different plates (Ni and Cu plate). $Cu_6Sn_5$ IMCs are formed on Cu plate interfaces after reflows in all samples. Ni3Sn4 and $(Cu,Ni)_6Sn_5$ IMCs are also formed on Ni plate interfaces. The IMC layer forms are affected by reflow time and contents of solder alloy. These results show that mechanical strength of solder joints strongly depends on thickness and shape of IMC.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.378-378
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• 2011

본 연구에서는 ZnO 나노선 기판을 제작하여 그 위에 밴드갭이 낮은 물질인 CdS, CdSe를 증착시킨 후 p-type 반도체 물질인 CuSCN을 증착시켜 안정성이 향상된 양자점 감응형 태양전지를 제작하였다. ZnO 나노선 기판은 투명한 FTO 기판 위에 ZnO를 진공증착시켜 seed layer를 제작하고 그 위에 $10{\mu}m$정도의 길이의 나노와이어를 성장시킨 후, 밴드갭이 낮은 CdS, CdSe 물질과의 다중접합을 이용하여 제작하고, 이러한 나노선 구조위에 chemical solution deposition을 이용하여 ${\beta}$-CuSCN을 형성시켰다. 양자점 감응형 태양전지는 ZnO 나노선을 photoanode로 이용하고 ZnO 나노선은 암모니아수와 아연염을 이용한, 비교적 저온의 수열합성법을 통해 합성하였고, sensitizer로 쓰인 CdS, CdSe 물질은 CBD방식을 통하여 합성된 나노선 위에 in-situ로 접합시켰다. 또한, 기존의 액체전해질을 이용한 양자점 감응형 태양전지의 안정성을 향상시키기 위해 p-type의 반도체 물질인 CuSCN물질을 propyl sulfide를 이용, ${\sim}80^{\circ}C$의 열을 가하여 in-situ 방식으로 다공성 구조에 효율적으로 접합이 가능하도록 deposition하였다. 일반적으로, CuSCN film은 홀 전도체로서의 장점을 지닌 반면, 전도성이 낮은 단점이 있기 때문에 이를 향상시키기 위해서 첨가제를 이용, 농도에 따라서 전도도가 향상되고 셀의 성능이 향상되는 것을 확인하였다. 이와 같이 합성된 구조는 주사전자현미경(SEM), X-선 회절(XRD), 솔라시뮬레이터 등의 분석장비를 이용하여 태양전지로서의 특성을 분석하였다. 또한 안정성 평가를 위하여 시간에 따른 셀의 특성변화도 비교하였다.

• 한국자기학회지
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• 제9권1호
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• pp.41-47
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• 1999

DC magnetron sputtering 방법으로 Corning glass 기판 위에 기저층을 Cr과 Ta로 바꾸어가면서 보자력이 다른 Ni81Fe19와 CoFe(Co)를 이용하여 buffer;[FeNi/Cu/CoFe(Co)/Cu]N의 형태로 spin-valve 다층박막을 제작하여 자기저항비의 기저층 종류와 두께, 비자성층 Cu층 두께, 연자성층 NiFe층 두께, 사이층 박막 반복 적층횟수, 기판온도 및 열처리 온도 의존성을 조사하였다. 제작된 시료의 자기저항비는 4탐침법으로 측정하였으며 이들의 구조, 자기적 성질을 조사하기 위해 X-선 회절분석, 시료진동형 자기계(VSM) 분석을 하였다. Cr기저층 두께가 50$\AA$, Cu 두께 50$\AA$, NiFe 및 Co 두께가 각각 20$\AA$이며 사이층 박막 반복 적층횟수 10인 경우에 기판온도가 9$0^{\circ}C$일 때 극대 자기저항비 및 보자력은 각각 7.5% 및 140 Oe를 보이다가 기판온도 상승에 따라 감소하였다. 자기장 감응도(MR slope)는 열처리 온도 15$0^{\circ}C$까지는 0.25%/Oe을 유지하다가 20$0^{\circ}C$에서는 0.03%/Oe로 감소하였으며 열안정성을 결정하는 주요한 요인은 NiFe 자성층의 연자기 특성 저하라는 것을 확인할 수 있었다.

• 대한전자공학회논문지TE
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• 제39권1호
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• pp.22-30
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• 2002

Si, SiO/sup 2/, TiN, W/sup 2/N 기판 위에 (hfac)Cu(VTMS) 유기금속 전구체로 증착된 구리 핵을 조사하였다. 증착온도가 증가함에 따라, 기판 종류에 상관없이 180。C에서 구리 핵이 클러스터링으로 성장하는 메커니즘을 관찰하였다. 또한, HF용액으로 세척한 TiN 과 SiO/sup 2/가 공존하는 기판에서 구리 핵의 선택성이 향상됨을 관찰하였다. TiN을 H/sup 2/O/sup 2/로 세척한 후 Dimethyldichlorosilane 처리했을 때 표면이 passivation됨을 확인하였다.