• 한국컴퓨터정보학회논문지
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• 제4권4호
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• pp.94-100
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• 1999

본 논문은 흡필드 모델의 실수연산을 고속으로 수행할 수 있는 디지털 신경회로망의 구현에 관한 연구이다. 흡필드 모델［1］-［8］의 연산과정은 행렬-벡터의 연산으로 기술 할 수 있으며, 이 연산과정은 순환, 반복적으로 이루어지므로 어레이프로세서 구조로 설계하기에 적합하다. 또한, Look-up-Table(연산표)에 의하여 비선형 함수를 출력함으로써, 고속의 실수 연산을 수행할 수 있도록 설계하였다. 본 논문에서 제안한 방법은 현재 개발된 VLSI기술로 실현 가능하기 때문에 실제 신경회로망의 응용분야에 이용될 수 있을 것으로 기대된다.

• International Journal of Computer Science & Network Security
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• 제22권11호
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• pp.338-347
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• 2022

The current study aimed to identify the reality of the transitional services provided to people with intellectual disabilities from the parent's point of view. The results indicated an average level, with an arithmetic mean (3.66) of the reality of transitional services provided to students with intellectual disabilities through the response of the study participants to the questionnaire consisting of (20) items. The dimension (social and societal skills) ranked first with an arithmetic average (4.03) with a high degree, through the response of the participants in the study to the items of the dimension consisting of (10) items. It was followed by the dimension (self-determination skills) with an arithmetic average of (3.29) to a medium degree, through the response of the participants in the study to the items of the dimension consisting of (10) items. The researchers recommend the necessity of joint planning by all relevant authorities, to solve the legal, societal, technical, and administrative problems and challenges that impede the provision of transitional services for students with intellectual disabilities.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2005년도 추계종합학술대회
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• pp.856-859
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• 2005

본 논문에서는 Galois체에 기초를 둔 고효율 산술연산기 구성에 관한 한가지 방법을 제안하였다. 제안한 연산기는 기존의 방법에 비해 좀 더 규칙적이고 확장성이 용이한 이점이 있으며, 또한, 각종 멀티미디어 하드웨어 구성시의 기본인 연산기로 적용 및 응용할 수 있다. 향 후 연구과제로는 좀 더 콤팩트하고 효과적인 산술연산 알고리즘의 도출이 필요하며, 이에 논리 연산기를 접목하여 산술연산 및 논리연산을 수행하는 연산전용 프로세서의 개발이 필요하다.

• 정보처리학회논문지C
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• 제9C권2호
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• pp.163-172
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• 2002

자바카드 API는 한정된 메모리를 가진 스마트 카드 기반의 프로그램을 개발할 때 많은 이점을 제공한다. 그러나 공개키 암호 알고리즘 구현에 반드시 필요한 연산들인 모듈러 지수 연산, 최대공약수 계산, 그리고 소수 판정과 생성 등의 연산을 지원하지 않는다. 본 논문에서는 자바 카드에서 공개키 암호 알고리즘 구현을 위해서 반드시 필요한 연산들을 지원하는 임의의 정수 클래스의 설계 및 구현하였다.

• 한국컴퓨터정보학회논문지
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• 제8권3호
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• pp.113-123
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• 2003

본 논문에서는 주식의 종가, 거래량 기술적 지표인 MACD(Moving Average Convergence Divergence) 값과 투자 심리선값을 입력 패턴으로 사용하여 개별 금융지표지수에 대한 매도, 중립 및 매수 시점 예측을 수행하는 신경망 모델이 제안된다. 이 모델은 역전파 알고리즘을 이용한 시계열 예측 기능과 균등다층연산 기능을 갖는다. 학습 데이터의 수가 각 범주들(매도, 중립, 매수)에 균일하게 분포되어 있지 않을 경우 기존의 신경망은 가장 우세한 범주의 예측 정확성만을 향상시키는 문제점을 가지고 있다. 따라서, 본 논문에서는 신경망의 구조, 동작, 학습 알고리즘에 대해 표현한 후 다른 범주의 예측 정확성도 향상시키기 위해 각 범주의 중요성을 이용하여 학습 데이터의 수를 조절하는 균등다층연산 방법을 제안한다. 실험 결과, 균등다층연산 신경망을 이용한 금융지표지수 예측 방법이 기존의 신경망을 이용한 금융지표지수 예측 방법 보다 각 범주에 대해 높은 정확성 비율을 보임을 확인할 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제26권12호
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• pp.1539-1547
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• 1999

캐리-세이브 가산기 (CSA)는 회로 설계 과정에서 빠른 연산 수행을 위해 가장 널리 이용되는 연산기 중의 하나이다. 그러나, 현재까지 산업체에서 CSA를 이용한 설계는 설계자의 경험에 따른 수작업에 의존하고 있고 그 결과 최적의 회로를 만들기 위해 매우 많은 시간과 노력이 소비되고 있다. 이에 따라 최근 CSA를 기초로 하는 회로 합성 자동화 기법에 대한 연구의 필요성이 대두되고 있는 상황에서, 본 논문은 연산 속도를 최적화하는 효율적인 CSA 할당 알고리즘을 제안한다. 우리는 CSA 할당 문제를 2단계로 접근한다: (1) 연산식의 멀티 비트 입력들만을 고려하여 최소 수행 속도 (optimal-delay)의 CSA 트리를 할당한다; (2) (1)에서 구한 CSA 트리의 수행 속도 증가가 최소화 (minimal increase of delay) 되는 방향으로 CSA들의 캐리 입력 포트들에 나머지 싱글 비트 입력들을 배정한다. 실제 실험에서 우리의 제안된 알고리즘을 적용하여 연산식들의 회로 속도를 회로 면적의 증가 없이 상당한 수준까지 줄일 수 있었다.Abstract Carry-save-adder (CSA) is one of the most widely used implementations for fast arithmetics in industry. However, optimizing arithmetic circuits using CSAs is mostly carried out by the designer manually based on his/her design experience, which is a very time-consuming and error-prone task. To overcome this limitation, in this paper we propose an effective synthesis algorithm for solving the problem of finding an allocation of CSAs with a minimal timing for an arithmetic expression. Specifically, we propose a two step approach: (1) allocating a delay-optimal CSA tree for the multi-bit inputs of the arithmetic expression and (2) determining the assignment of the single-bit inputs to carry inputs of the CSAs which leads to a minimal increase of delay of the CSA tree obtained in step (1). For a number of arithmetic expressions, we found that our approach is very effective, reducing the timing of the circuits significantly without increasing the circuit area.

• 한국정보교육학회:학술대회논문집
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• 한국정보교육학회 2011년도 동계학술대회
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• pp.241-246
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• 2011

최근 모바일 기기의 보급에 따른 모바일 컴퓨팅 교육 환경의 조성으로 스마트폰의 교육적 활용방안에 대한 많은 논의가 이루어지고 있다. 이에 본 연구는 초등학교 수학에서 중요도가 높아지는 암산 지도를 위한 초등학생 저 중학년용 안드로이드 암산 애플리케이션을 개발하였다. 특히 초등학생들의 인지적 발달특성을 고려하여 손가락을 이용한 조작활동으로 값을 입력하는 제스처 입력기반의 인터페이스를 사용하여 흥미와 집중력을 높이고자 하였다 학생들은 이 애플리케이션을 통행 자연수의 덧셈과 �y셈의 기초를 익히고 자연수의 곱셈과 나눗셈의 기초를 순차적으로 학습하게 된다. 또한 시간과 공간의 제약없이 일정량의 문제를 일정시간 동안에 게임처럼 즐기며 계산 속도와 정확성을 향상시킬 수 있도록 하였다.

• 전기전자학회논문지
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• 제17권3호
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• pp.346-351
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• 2013

모바일 시스템에서는 비용 및 전력 효율이 중요하기 때문에 부동소수점 연산기 개발 시 32-비트 데이터 형식대신 24-비트 데이터 형식을 사용하는 것이 좋다. 하지만 24-비트 데이터 형식을 사용할 경우 32-비트 데이터 형식에 비해 연산기의 정확도가 낮아질 수 있다. 3D 그래픽과 같이 연속적인 부동소수점 연산 처리가 많이 요구될 경우 연산기의 정확도에 대한 논의와 검증이 중요하다. 나눗셈은 3D 그래픽에 사용되는 연산 중 OpenGL에서 규정한 정확도를 만족하기 가장 어려운 연산 중 하나이다. 현재까지 OpenGL에서 규정한 정확도를 만족하는 것이 대수적으로 검증된 24-비트 부동소수점 제산기는 알려진 바가 없다. 본 논문에서는 24-비트 부동소수점 제산기를 분석하고, OpenGL ES 3.0에서 규정한 $10^{-5}$의 정확도를 만족함을 대수적으로 검증한다.

• ETRI Journal
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• 제31권3호
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• pp.336-338
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• 2009

This letter proposes a complexity reduction method to speed up the noiseless decoding of a bit-sliced arithmetic coding (BSAC) decoder. This scheme fully utilizes the group of consecutive arithmetic-coded symbols known as the decoding band and the significance tree structure sorted in order of significance at every decoding band. With the same audio quality, the proposed method reduces the number of calculations that are performed during the noiseless decoding in BSAC to about 22% of the amount of calculations with the conventional full-search method.

• 전자공학회논문지CI
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• 제43권1호
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• pp.1-8
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• 2006

본 논문은 의사난수발생기로 사용할 수 있는 산술 시프트 레지스터(ASR, Arithmetic Shift Register)를 제안한다. 산술 시프트 레지스터는 $GF(2^n)$상에서 0이 아닌 초기 값에 0 또는 1이 아닌 임의의 수 D를 곱하는 수열로 정의한다. 그리고 이를 본 논문에서는 ASR-D로 표현한다. $GF(2^n)$상에서 $'D^k=1'$ 되는 t가 $'t=2^n-1'$로 유일하게 되는 비복원다항식이 ASR-D의 특성다항식이며, ASR-D의 주기는 $'2^n-1'$로 최대주기를 가진다 갈로이 선형 궤환 시프트 레지스터는 $ASR-2^{-1}$에 해당한다. 그러므로 제안하는 산술 시프트 레지스터는 갈로이 선형 제환 시프트 레지스터를 일반화한 것이다. $GF(2^n)$상의 ASR-D의 선형복잡도는 $'n{\leq}LC{\leq}\frac{n^2+n}{2}'$으로 종래의 선형 궤환 시프트 레지스터와 비교하여 안정도가 높다. 제안한 산술 시프트 레지스터의 소프트웨어 구현은 종래의 선형 제환 시프트 레지스터에 비하여 효율적이며, 하드웨어 복잡도는 동일하다. 제안한 산술 시프트 레지스터는 종래의 선형 제환 시프트 레지스터와 같이 암호, 오류수정부호, 몬테카를로 적분, 데이터통신 등 여러 분야에서 폭 넓게 사용될 수 있다.