• 대한전자공학회논문지SP
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• 제46권4호
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• pp.157-164
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• 2009

이 논문에서는 OFDM시스템에서 가장 큰 칩 면적을 차지하고 높은 전력을 요구하는 핵심 연산 블록인 FFT에 대하여 파이프라인 Radix-4 MDC 방식의 저면적 구조를 제안하였다. 나비연산기에서 Twiddle factor 복소 곱셈연산을 수행할 때, 기존의 곱셈기를 사용하지 않고 CSD형 계수의 공통패턴을 공유하여 덧셈의 수를 줄일 수 있는 Common sub-expression sharing 방식과 CORDIC 알고리즘을 사용하여 구현 면적을 감소시켰다. 제안구조는 Verilog-HDL을 통해 모델링하고 Synopsys로 논리합성한 결과 기존구조와 비교하여 복소곱셈부는 48.2%감소효과, 전체 FFT구조는 22.1%의 면적 감소효과를 달성하였다. 따라서 제안된 FFT구조는 다양한 크기의 FFT를 사용하는 OFDM용 시스템에 효율적으로 사용될 수 있는 구조임을 보였다.

• 한국통신학회논문지
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• 제29권1C호
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• pp.119-128
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• 2004

이 논문에서는 곱셈기를 사용하지 않고 덧셈기 만을 사용하여 DCT를 효과적으로 수행하는 저전력 구조를 제안하였다. 고속처리가 가능하면서도 구현 하드웨어의 크기를 최소화하기 위하여 8-point DCT를 4 cycle에 수행하는 구조를 사용하였다. 즉, 첫 번째 cycle에서 사용한 계수용 하드웨어를 두 번째부터 네 번째까지의 계산에서도 공통으로 사용할 수 있는 구조를 채택하였다. 덧셈기 만을 사용하는 기존의 구조들은 CSD(Canonic signed digit)형의 계수를 사용하여 덧셈의 수를 줄이고 있다. 본 논문에서는 Common subexpression sharing 방식을 채용함으로서 하드웨어를 더욱 감소시킬 수 있는 구조를 제안하였다. 그 결과 8-point DCT의 경우에 CSD 만을 사용한 구조와 비교하여 19.5%의 덧셈 수 감소 효과를 달성하였다.

• 한국산학기술학회논문지
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• 제12권4호
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• pp.1867-1875
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• 2011

이 논문에서는 저면적 256-point FFT 구조를 제안한다. 저면적 구현을 위하여 CSD(Canonic Signed Digit) 곱셈기 방식을 채택하여 구현하였다. CSD 곱셈기 방식을 효율적으로 적용하기 위해서는 곱셈연산의 가지 수가 적어야 하는데, 여러 알고리즘을 조사한 결과 Radix-$4^2$ 알고리즘이 곱셈연산의 가지 수가 적음을 발견하였다. 따라서 제안 구조는 Radix-$4^2$ DIF 알고리즘과 CSD 곱셈기 방식을 사용하였다. 즉 Radix-$4^2$ 알고리즘을 사용하여 4개의 스테이지에서 사용되는 곱셈연산의 가지 수를 최소화한 후에 각각의 곱셈연산 블록은 CSD 곱셈기를 사용하여 구현하였다. CSD 곱셈기 구현에서 공통패턴을 공유하여 덧셈기의 수를 줄일 수 있는 CSS(Common Sub-expression Sharing) 기술을 사용하여 구현면적을 더욱 감소시켰다. 제안된 FFT 구조를 Verilog-HDL 코딩 후 합성하여 구현한 결과, Radix-4를 사용한 구조와 비교하여 복소 곱셈기 부분의 29.9%의 cell area 감소를 보였고 전체적인 256-point FFT 구조에 대한 비교에서는 12.54% cell area 감소를 보였다.

• 대한전자공학회논문지SP
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• 제41권5호
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• pp.283-290
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• 2004

이 논문에서는 MPEG audio 알고리즘의 필터뱅크를 덧셈을 사용하여 저전력으로 구현할 수 있는 구조를 제안하였다. 제안된 구조는 CSD(Canonic Signed Digit) 형의 계수를 사용하며, 입력신호 샘플을 최대로 공유함으로서 사용되는 덧셈기의 수를 최소화하였다. 제안된 구조는 알고리즘에서 사용된 공통입력 공유, 선형위상 대칭 필터계수를 이용한 공유, 공통입력을 이용한 블록 공유, CSD 형의 계수와 공통패턴 공유를 통하여 사용되는 덧셈의 수를 최소화할 수 있음을 보였다. Verilog-HDL 코딩을 통하여 시뮬레이션을 수행한 결과, 제안된 구조는 기존의 곱셈기 구조의 구현면적과 비교하여 60.3%를 감소시킬 수 있음을 보였다. 또한 제안된 구조의 전력소모는 곱셈기 구조와 비교하여 93.9%를 감소시킬 수 있음을 보였다. 따라서 고속의 곱셈기가 내장된 DSP 프로세서를 사용하지 않고도, Arithmetic Unit나 마이크로 프로세서를 사용하여 효과적으로 MPEG audio 필터뱅크를 구현할 수 있음을 보였다.

• 한국통신학회논문지
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• 제29권10C호
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• pp.1451-1459
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• 2004

이 논문에서는 MP3에 사용되는 32-point IMDCT 블록의 저전력 hard-wired 구조를 제안하였다. 행렬의 재배열을 통하여 16, 8, 4, 2, 1 cycle에 동작하는 5개의 multirate block을 유도함으로서 저전력 systolic 구조를 제안하였다. 각각의 sub-block들의 곱셈 구현은 덧셈기와 쉬프트로 구현하는 CSD(Cainmic signed digit) 방식을 채택하여 덧셈의 수를 줄임으로서 전력소모를 감소시켰다. 또한 각각의 sub-block들의 전력소모를 더욱 감소시키기 위하여 common sub-expression sharing 방식을 채용함으로서 덧셈의 연산량을 더욱 감소시킨 구조를 제안하였다. 그 결과, 2의 보수형을 사용하는 구조와 비교하여 58.4%의 상대 전력소모를 줄일 수 있었다. 또한 하드웨어 구현을 Verilog-HDL코팅을 통하여 시뮬레이션 함으로서 구조가 정확하게 동작함을 확인하였다.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권2호
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• pp.111-117
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• 2004

The low-power design of the A/D converter is indispensable to achieve the compact bio-signal measuring device with long battery duration. In this paper, new decimation filter structure is proposed for the low-power design of the Sigma-Delta A/D converter in the bio-instruments. The proposed filter is based on the non-recursive structure of the CIC (Cascaded Integrator Comb) decimation filter in the Sigma-Delta A/D converter. By combining the CSD (Canonic Signed Digit) structure with common sub-expression sharing technique, the proposed decimation filter structure can significantly reduce the number of adders for implementation. For the fixed decimation factor of 16, the 15％ of power consumption saving is achieved in the proposed structure in comparison with that of the conventional polyphase CIC filter.

• 대한전자공학회논문지SD
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• 제49권3호
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• pp.8-14
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• 2012

이 논문에서는 $Radix-4^2$알고리즘을 사용한 저면적 FFT 구조를 제안한다. 큰 point의 FFT는 여러 개의 직렬연결 스테이지로 구성되는데, $Radix-4^2$알고리즘을 사용하면 매 2 스테이지마다 곱셈 종류의 수가 3인 스테이지가 생긴다. 이 사실을 이용하여 곱셈 연산 종류의 수가 3인 스테이지의 구현 면적을 줄이는 구조를 제안하였다. 예를 들면 4096-point FFT는 6개의 스테이지로 구성되는데 $Radix-4^2$ 알고리즘을 사용하면 3개의 스테이지가 곱셈연산 종류의 수가 3이다. 이 3개의 스테이지의 곱셈 연산 하드웨어는 CSD(Canonic Signed Digit) 계수 방식과 CSS(Common Sub-expression Sharing) 기술을 사용하여 구현면적 감소시킬 수 있었다. 제안된 방식을 사용하여 256-point FFT 구조를 설계하여 Verilog-HDL 코딩하였다. 또한 tsmc $0.18{\mu}m$ CMOS 라이브러리를 사용하여 합성하여 구현한 결과 $1.971mm^2$의 cell area를 얻었다. 이와 같은 합성 결과는 기존 구조와 비교하여 약 23%의 cell area 감소 효과를 보였다.

• 대한전자공학회논문지SD
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• 제49권2호
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• pp.31-38
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• 2012

이 논문에서는 IEEE 802.11a OFDM MODEM SoC용 타이밍 동기화 블록에 대한 저면적 구조를 제안한다. IEEE 802.11a의 타이밍 동기화 블록은 큰 구현 면적을 필요로 한다. 제안된 자기 상관 방식의 타이밍 동기화 블록 구조는 전치 직접형 필터 구조를 사용하여 곱셈 연산을 최소화하였다. 또한 CSD(Canonic Signed Digit) 계수를 이용하는 기술과 Common Sub-expression Sharing 기술을 적용하여 곱셈연산을 저면적으로 구현하였다. 제안된 타이밍 동기화 블록 구조에 대하여 Verilog-HDL 코딩과 0.13 micron 공정을 사용하여 합성한 결과, 기존 구조와 비교하여 22.7%의 구현 면적 감소 효과를 얻을 수 있었다.

• 한국산학기술학회논문지
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• 제12권3호
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• pp.1387-1394
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• 2011

이 논문에서는 OFDM Modem의 심볼 타이밍 옵셋 동기화 블록에 대한 저면적 구조를 제안한다. 심볼 타이밍 동기화 블록에서의 곱셈연산을 디지털 필터 구조의 개념을 도입하여 저면적 구조를 유도하였다. 즉 곱셈연산을 CSD(Canonic Signed Digit) 방식과 CSS(Common Sub-expression Sharing) 방식의 덧셈기를 사용한 구조를 제안하였다. 제안 구조에 대한 Verilog-HDL 코딩과 합성을 통하여 $0.264mm^2$로 구현하였으며, 이는 기존 구조의 $0.723mm^2$와 비교하여 63.54%의 구현 면적 감소를 달성하였다. 따라서 제안된 구조는 OFDM 시스템의 심볼 타이밍 동기화기에 효율적으로 사용 될 수 있을 것이다.