• Progress in Superconductivity
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• 제8권2호
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• pp.181-185
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• 2007

For more than two decades Nb trilayer ($Nb/Al_2O_3/Nb$) process has been serving as the most stable fabrication process of the Josephson junction integrated circuits. Fast development of semiconductor fabrication technology has been possible with the recent advancement of the fabrication equipments. In this work, we took an advantage of advanced fabrication equipments in developing a superconducting Arithmetic Logic Unit (ALU) by using Nb trilayers. The ALU is a core element of a computer processor that performs arithmetic and logic operations on the operands in computer instruction words. We used DC magnetron sputtering technique for metal depositions and RF sputtering technique for $SiO_2$ depositions. Various dry etching techniques were used to define the Josephson junction areas and film pattering processes. Our Nb films were stress free and showed the $T{_c}'s$ of about 9 K. To enhance the step coverage of Nb films we used reverse bias powered DC magnetron sputtering technique. The fabricated 1-bit, 2-bit, and 4-bit ALU circuits were tested at a few kilo-hertz clock frequency as well as a few tens giga-hertz clock frequency, respectively. Our 1-bit ALU operated correctly at up to 40 GHz clock frequency, and the 4-bit ALU operated at up to 5 GHz clock frequency.

• Journal of Astronomy and Space Sciences
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• 제34권1호
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• pp.19-30
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• 2017

The optical wide-field patrol network (OWL-Net) is a Korean optical surveillance system that tracks and monitors domestic satellites. In this study, a batch least squares algorithm was developed for optical measurements and verified by Monte Carlo simulation and covariance analysis. Potential error sources of OWL-Net, such as noise, bias, and clock errors, were analyzed. There is a linear relation between the estimation accuracy and the noise level, and the accuracy significantly depends on the declination bias. In addition, the time-tagging error significantly degrades the observation accuracy, while the time-synchronization offset corresponds to the orbital motion. The Cartesian state vector and measurement bias were determined using the OWL-Net tracking data of the KOMPSAT-1 and Cryosat-2 satellites. The comparison with known orbital information based on two-line elements (TLE) and the consolidated prediction format (CPF) shows that the orbit determination accuracy is similar to that of TLE. Furthermore, the precision and accuracy of OWL-Net observation data were determined to be tens of arcsec and sub-degree level, respectively.

• 제어로봇시스템학회논문지
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• 제17권9호
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• pp.941-946
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• 2011

The Loran-C, a radio navigation system based on TDOA measurements is enhanced to eLoran using TOA measurements instead of TDOA measurements. Many error factors such as PF, SF, ASF, clock errors and unknown biases are included in eLoran TOA measurements. Because these error factors can cause failure in eLoran navigation algorithm, these errors must be compensated for high accuracy eLoran navigation results. Compensation of ASF and unknown biases are difficult to calculate, while the others such as PF and SF are relatively easy to eliminate. In order to compensate all errors in eLoran TOA measurements, a simple GPS aided bias compensation method is suggested in this paper. This method calculates the bias as the difference of TOA measurement and the range between eLoran transmitters and the receiver whose position is determined using GPS. The real data measured in Europe are used for verification of suggested method and navigation algorithm.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.143-146
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• 2011

본 논문은 1.2Vpp differential 입력 범위를 가지는 50-MS/s 10-hit pipelined ADC를 소개한다. 설계된 pipelined ADC는 8단의 1.5bit/stage, 1단의 2bit/stage와 digital correction 블록, bias circuit 및 reference driver, 그리고 clock generator로 구성된다. 1.5bit/stage는 sub-ADC, DAC, gain stage로 구성된다. 특히, 설계된 pipelined ADC에서는 hardware와 power consumption을 줄이기 위해 SHA를 제거하였으며, 전체 ADC의 dynamic performance를 향상시키기 위해 linearity가 개선된 bootstrapped switch를 사용하였다. Sub-ADC를 위한 reference 전압은 외부에서 인가하지 않고 on-chip reference driver에서 발생시킨다. 제안된 pipelined ADC는 1.8V supply, $0.18{\mu}m$ 1-poly 5-metal CMOS 공정에서 설계되었으며, power decoupling capacitor를 포함하여 $0.95mm^2$의 칩 면적을 가진다. 또한, 60mW의 전력소모를 가진다. 또한, Nyquist sampling rate에서 9.3-bit의 ENOB를 나타내었다.

• 한국항공우주학회지
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• 제43권2호
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• pp.125-132
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• 2015

본 논문은 한국형 위성항법시스템의 위성궤도, 위성시계 고장 검출이 가능한 UDRE에 대한 모니터링 알고리즘 분석을 수행하였다. UDRE 모니터링을 위한 의사거리 잔차 생성방법 중 대류권 지연오차와 수신기 시계바이어스 추정방법에 대해 새로운 알고리즘을 제안한다. 대류권 지연오차는 국내 기상데이터에 더욱 적합한 Saastamoinen 모델과 Neill 매핑함수의 조합 모델을 사용하였으며, 수신기 시계 바이어스 추정방법으로는 칼만필터를 사용한 기법을 사용하였다. 국내 지역에서 직접 수신한 위성데이터와 기상데이터를 사용한 UDRE 모니터링 분석을 통해 한국지역에 더욱 적합한 UDRE 모니터링 한계치(Threshold)를 도출하고 추 후 한국형 위성항법시스템의 고장검출 기법으로 활용할 수 있을 것으로 기대한다.

• 한국전자통신학회논문지
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• 제14권2호
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• pp.309-316
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• 2019

본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.

• 전자공학회논문지A
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• 제33A권4호
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• pp.152-161
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• 1996

In tis work, a three-stage pipelined A/D converter (ADC) was implemented to obtain 10-bit resolution at a conversion rate of 20 msamples/s for video applications. The ADC consists of three identical stages employing a mid-rise coding technique. The interstage errors such as offsets and clock feedthrough are digitally corrected in digitral logic by one overlapped bit between stages. The proposed ADC is optimized by adopting a unit-capacitor array architecture in the MDAC to improve the differential nonlinearity and the yield. Reduced power dissipation has been achieve dby using low-power latched comparators. The prototype was fabricated in a 0.8$\mu$m p-well CMOS technology. The ADC dissipates 160 mW at a 20 MHz clock rate with a 5 V single supply voltage and occupies a die area of 7 mm$^{2}$(2.7 mm $\times$ 2.6mm) including bonding pads and stand-alone internal bias circuit. The typical differential and integral nonlinarities of the prototype are less than $\pm$ 0.6 LSB and $\pm$ 1 LSB, respectively.

• Journal of Positioning, Navigation, and Timing
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• 제3권4호
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• pp.155-161
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• 2014

The purpose of this study is to develop precise point positioning (PPP) algorithms based on GLONASS code-pseudorange, verify their performance and present their utility. As the basic correction models of PPP, we applied Inter Frequency Bias (IFB), relativistic effect, satellite antenna phase center offset, and satellite orbit and satellite clock errors, ionospheric errors, and tropospheric errors that must be provided on a real-time basis. The satellite orbit and satellite clock errors provided by Information-Analytical Centre (IAC) are interpolated at each observation epoch by applying the Lagrange polynomial method and linear interpolation method. We applied Global Ionosphere Maps (GIM) provided by International GNSS Service (IGS) for ionospheric errors, and increased the positioning accuracy by applying the true value calculated with GIPSY for tropospheric errors. As a result of testing the developed GLONASS PPP algorithms for four days, the horizontal error was approximately 1.4 ~ 1.5 m and the vertical error was approximately 2.5 ~ 2.8 m, showing that the accuracy is similar to that of GPS PPP.

• 한국인터넷방송통신학회논문지
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• 제8권5호
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• pp.35-41
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• 2008

본 논문은 디지털 오디오 신호처리의 고속 및 저전력 동작을 구현하기 위한 전류모드 신호처리의 고성능 회로에 관하여 설계방안을 제시한다. 디지털 오디오 프로세서는 FFT(fast Fourier transform)와 같은 디지털 연산 동작이 필요하며, FFT 프로세서는 그 설정 포인트에 따라, 전력이 많이 필요하게 되며, 또한 고속 동작의 요구에 따라, 전력의 부담은 증대되고 있다. 따라서, 디지털 오디오 프로세서에 SI(switched current) circuit을 이용하는 analog current-mode 신호처리의 응용이 적용되게 되었다. 그러나 SI circuit을 구성하는 current memory는 clock-feedthrough의 문제점을 갖기 때문에, 전류 전달 특성에 있어서 오차를 발생시킨다. 본 논문에서는 current memory의 문제점인 clock- feedthrough의 해결방안으로 switch MOS에 dummy MOS의 연결을 검토하고, 0.25um process로 제작하기 위하여 switch MOS와 dummy MOS의 width의 관계를 도출하고자 한다. 시뮬레이션 결과, memory MOS의 width가 20um, 입력전류와 바이어스전류의 비가 0.3, switch MOS의 width가 2~5um일 경우에 switch MOS와 dummy MOS의 width는 $W_{M4}=1.95W_{M3}+1.2$의 관계로 정의되고, switch MOS의 width가 5~10um일 경우에 width는 $W_{M4}=0.92W_{M3}+6.3$의 관계로 정의되는 것을 확인하였다. 이 때, 정의된 MOS transistor의 width관계는 memory MOS의 설계에 유용한 지침이 될 것이며, 저전력 고속 동작의 디지털 오디오 프로세서의 적용에 매우 유용할 것으로 기대된다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1996년도 하계학술대회 논문집 B
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• pp.970-973
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• 1996

In this paper, Modified GPS Kalman filter algorithms which allow user to estimate its position when the number of visible GPS satellites becomes less than four are presented. They are derived using the previous estimation of altitude and clock bias. Thus, it is possible to estimate 3-dimensional user position even when only two GPS satellites are visible. The algorithms are ideally suited to car navigation in urban areas where lack of GPS visibility is the major problem because of the frequent blockage of the GPS signals by tall buildings and other structures. Simulation results in this paper show that modified GPS Kalman filter provide better performances than a general GPS Kalman filter or any other instantaneous GPS solution algorithm, especially in the case which the number of visible GPS satellites becomes less than four.