• 전기학회논문지
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• 제60권2호
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• pp.455-458
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• 2011

4:10 deserializer is proposed to recover 1:10 serial data using 1/4-rate clock. And then, 1/4-rate CDR(Clock and Data Recovery) circuit was designed for SERDES of high-speed serial display interface. The reduction of clock frequency using 1/4-rate clocking helps relax the speed limitation when higher data transfer is demanded. This circuit is composed of 1/4-rate sampler, PEL(Phase Error Logic), Majority Voting, Digital Filter, DPC(Digital to Phase Converter) and 4:10 deserializer. The designed CDR has been designed in a standard $0.18{\mu}m$ 1P6M CMOS technology and the recovered data jitter is 14ps in simulation.

• 전자공학회논문지SC
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• 제46권1호
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• pp.82-86
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• 2009

본 논문은 시스템의 클록을 이용하여 클록 및 데이터를 복원하는 회로를 설계하였다. 설계된 회로에는 시스템의 클록을 만들어주는 PLL부분과 클록을 받아 데이터를 복원하는 데이터 복원회로부분으로 구성되어 있다. 데이터 복원회로에서는 1/4-rate 위상검출기를 이용하여 데이터보다 시스템의 클록주파수를 낮추어 설계하여 PLL의 부담을 줄일 수 있었고 데이터 picking 방식으로 설계하여 적은 지터특성을 보였다. 설계된 클록 데이터 복원회로는 $0.18{\mu}m$ 1P6M CMOS공정으로 설계되었고 칩 면적은 $1{\times}1mm^2$이다.