In this paper a double edge triggered (DET) filp-flop is proposed which changes its output state at both the positive and the negative edge transitions of the triggering input. DET filp-flop has advantages in terms of speed and power dissipation over single edge triggered (SET) filp-flop has proposed DET flip-flop needs only 12 MOS transistors and can operate at clock speed of 500 MHz. Also, the power dissipation has decreased about 33% in comparison to SET flip-flop.
무선 센서 네트워크에서의 시간 동기 알고리즘은 위치 추적, 데이터 암호화, 중복 이벤트 감지 인식, 정밀한 TDMA 스케줄링 등의 다양한 응용을 위해서 필수적이다. 본 논문에서는 두 노드 사이에서 시간 보정을 위한 클럭 표류율과 기준 신호를 이용한 시간 동기 알고리즘인 CDRS을 제안한다. CDRS는 시간 동기를 위해 두 단계로 구성된다. 첫 번째 단계에서는 LTS를 이용하여 시간 보정 값인 노드간의 시간 차이와 클럭 표류율을 구한다. 이 단계가 끝나면 두 노드는 시간이 맞추어진 상태가 되고 클럭 표류율로 시간 차이를 보정할 수 있게 된다. 두 번째 단계에서는 동기 노드는 주기적으로 기준 신호를 전송한다. 비동기 노드는 수신된 신호를 사용하여 두 노드간 시간 차이를 측정하고, 시간 차이가 최대 허용 오차 범위를 초과하면 다시 첫 번째 단계를 수행한다. 시뮬레이션을 통한 성능 분석 결과, CDRS는 LTS 대비 시간 정확도가 향상된다. 또한 메시지 발생량이 LTS 대비 50% 감소하고, 기준 신호는 타임스탬프를 사용하지 않기 때문에 CDRS는 LTS에 비하여 시간 동기에 사용되는 에너지가 2.5배 정도 적게 사용된다.
본 연구는 지역사회에 거주하는 뇌졸중 클라이언트에서 생산과제의 세 가지 방법을 모두 이용하고 Freedman 등의 양적 채점 방법을 사용하여 인지 손상 선별 검사로서 CDT(Clock Drawing Test)의 신뢰도 및 타당도를 분석하였다. 2010년 11월 부터 2011년 8월 까지 지역사회에 거주하는 뇌졸중 클라이언트 51명을 대상으로 CDT와 K-MMSE(Korean Version of Mini Mental State Examination)를 검사하였다. 스피어맨 순위 상관계수 분석으로 CDT의 검사-재검사 신뢰도, 검사자간 신뢰도, 동시타당도를 분석하였고, 맨 휘트니 유 검정을 사용하여 구성타당도를 분석하였다. 검사재검사 신뢰도, 검사자간 신뢰도, 구성타당도, 동시타당도 분석 모두에서 통계학적으로 유의하였다(p<.01). 본 연구의 결과에서 생산과제 방법을 이용하고 Freedman 등의 양적 채점 방법을 사용한 CDT는 인지손상을 선별하는 검사로서 지역사회에 거주하는 뇌졸중 클라이언트에게 적용될 수 있을 것이다.
Relatively little is known about the neurobiology of insomnia, despite its wide prevalence and broad medical impact. Although much is still to be learned about the pathophysiology of the disorder, identification, systematic assessment, and appropriate treatment are clearly beneficial to patients. Recent research, using quantitative EEG, polysomnography (PSG), multiple sleep latency test (MSLT) and neuroimaging techniques, suggests that some broad areas can be identified as possible pathophysiological models. Sleep-wake homeostat model hypothesizes a failure in homeostatic regulation of sleep, an attenuated increase in sleep drive with time awake, and/or defective sensing of sleep need. Circadian clock model hypothesizes a dysfunctional circadian clock, resulting in changes in the timing of sleep-wake propensity that are incompatible with normal sleep. Intrinsic sleep-wake state mechanism model suggests that abnormal function of insomnia comprises the systems responsible for expression of the sleep states themselves. Extrinsic over-ride mechanism (stress-response) model suggests that insomnia reflects the consequences of overactivity of one of the systems considered "extrinsic" to normal sleep-wake control. Many current therapies for insomnia are based on these physiological models. Several attempts have been made to create a physiological model that would explain this disorder and could be used as a foundation for treatment. However, it appeared that no model can fully explain and clarify all aspects of insomnia. Future research should be necessary to expand our knowledge on the biological dimensions of insomnia.
We have examined the pollutant load of combined sewer in dry days. Two monitoring sites (C-1, C-2) were equipped with an flowmeter. Monitoring was conducted from September 2004 to April 2006 for 20 months during dry days. Flowrate and concentration of pollutants are lowest from 3 to 6 o'clock, and it is high at 9, 12 and 21 o'clock. Most of organic matters exist in the dissolved state. The results show that pollution loads in C-2 area were 4.5-7.2 times higher than in C-1. Pollutant loads were high on Saturdays. Pollutant loads (kg/ha/day) of C-2 were 1.1-3.1 times higher those of C-1. However there was no significant difference in winter. Analysis of correlation coefficient of water quality parameter indicates that besides of flowrate all items in C-1 site have tight relationship respectively (p<0.01). In C-2 site, correlation coefficient of TP-SS, TP-TN, TP-flowrate, BOD-flowrate, BOD-SS and TN-TP are statistically significant (p<0.01).
본 논문에서는 DDFS로 구동하는 PLL을 Q-logic cell based library를 사용하여 schematic 상에서 설계하고 FPGA 0L32$\times$16B를 사용하여 구현하였으며, 측정 결과 주파수 합성기의 스위칭 속도는 DDFS에 사용되는 레지스터 단수와 같다는 결론을 얻을 수 있었다 시뮬레이션 결과 클럭지연은 11클럭 후에 발생되는 것을 알았고, 입력 상태가 랜덤하게 들어온다면 출력에 영향이 있음을 알았다. 따라서 입력상태가 일정간격을 가지게 함으로써 PLL을 구동하기 위한 DDFS는 잡음정형기를 사용하는 것이 좋으며, 또한 D/A 변환기의 대역이 매우 넓어야 하고, PLL의 스위칭 속도보다는 작은 입력 컨트롤 워드의 변화가 바람직하다는 것을 알 수 있다.
One of the ever-increasing demands on the performances of heterodyne interferometers is to improve the measurement resolution, of which current state -of-the-art reaches the region of sub-nanometers. So far, the demand has been met by increasing the clock speed that drives the electronics involved fur the phase measurement of the Doppler shift, but its further advance is being hampered by the technological limit of modem electronics. To cope with the problem, in this investigation, we propose a new scheme of phase -measuring electronics that reduces the measurement resolution without further increase in clock speed. Our scheme adopts a super-heterodyne technique that lowers the original beat frequency to a level of 1 MHz by mixing it with a stable reference signal generated from a special phase- locked-loop. The technique enables us to measure the phase of Doppler shift with a resolution of 1.58 nanometer at a sampling rate of 1 MHz. To avoid the undesirable decrease in the maximum measurable speed caused by the lowered beat frequency, a special form of frequency up-down counting technique is combined with the super-heterodyning. This allows performing required phase unwrapping simply by using programmable digital gates without 2n ambiguities up to the maximum velocity guaranteed by the original beat frequency.
본 논문에서는 단일전원을 사용하는 PMIC 칩이 패키지 상태에서 eFuse OTP 메모리를 프로그램 가능하도록 스위칭 전류가 작은 FSOURCE 회로를 제안하였다. 제안된 FSOURCE 회로는 non-overlapped clock을 사용하여 short-circuit current를 제거하였으며, 구동 트랜지스터의 ON되는 기울기를 줄여 최대 전류를 줄였다. 그리고 power-on reset 모드동안 eFuse OTP의 출력 데이터를 임의의 데이터로 초기화시키는 DOUT 버퍼 회로를 제안하였다. $0.35{\mu}m$ BCD 공정을 이용하여 설계된 24비트 differential paired eFuse OTP 메모리의 레이아웃 면적은 $381.575{\mu}m{\times}354.375{\mu}m$($=0.135mm^2$)이다.
In this paper, the time-averaged behavior of the three-phase Inductor-Converter Bridge (ICB) circuit has been analyzed by using the state-space averaging method. The results are in closed form far from the results obtained by using the Fourier series. Therefore, the computational difficulties of the infinite Fourier series can be avoided and the results derived in this paper are available especially in real time control. Unlike the SFC, $S^{4}LCL$, DFC and other circuits which have time varying switching intervals for a constant time-averaged value of coil voltage, the ICB circuits operate with a clock-driven sequence of gate pulses which have constant switching intervals.
In this paper, author describe the simulation results concerning the period doubling bifurcation route to chaos of DC/DC boost converter under current mode control to show that it is common phenomena on switching regulator when parameters are improperly chosen or continuously varied beyond the ensured region by system designer. Bifurcation diagrams of periodic orbits of inductor current and capacitor voltage of DC/DC boost converter are plotted with sampled data at moment of each clock pulse causing switching on. DC/DC boost converter studied on this paper is modelled by its state space equations as per switching condition under continuous conduction mode. Current reference signal and capacitance are chosen as the bifurcation parameters and those are varied in step for iterative calculation to find bifurcation points of periodic orbits of state variables.
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[게시일 2004년 10월 1일]
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