• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(5)
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• pp.85-88
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• 2000

This paper describes a Band-Selective Charge-Pump PLL(CPPLL) for clock recovery and clock generator. The proposed PLL satisfies fast acquisition time and low jitter characteristics simultaneously by reducing initial frequency error. The acquisition time of the designed Band-Selective CPPLL can be decreased down to 55% of a conventional CPPLL.

• 한국정보과학회논문지:시스템및이론
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• 제34권5_6호
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• pp.249-256
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• 2007

기존의 공정 스케줄링 방법들 중 GPS(generalized processor sharing)는 순간적 관점에서의 공정성을 추구하는 반면에, virtual clock은 장기적 관점에서의 공정성을 추구하는 특성을 지닌다. 이 논문에서는 이들의 차이가 과거의 서비스 정보를 추후의 스케줄링에 반영하는 정도에 있음에 주목하고, GPS와 virtual clock을 포괄하는 스펙트럼 형태의 스케줄링 모델을 제시한다. 이 모델에서 각 응용의 자원 획득 권한은 예치권한이라는 값으로 표현되는데, 예치권한은 각 응용별로 미리 정해진 고유한 비율로 계속 증가하며, 서비스를 받으면 소비된다. 소비되지 않고 누적된 예치권한은 과거에 서비스가 이루어지지 않은 정도를 표현하는 값이라고 볼 수 있으며, 이는 응용의 스케줄링 가능성을 높이므로 이후의 서비스 지연시간을 상대적으로 단축하는 효과를 낸다. 예치권한을 주기적으로 감쇄시키면 과거 정보의 반영 정도를 줄일 수 있으며, 이 때 그 감쇄 정도는 과거행태를 반영하는 정도를 의미한다. 과거의 정보를 전혀 반영하지 않을 경우 GPS의 특성을 나타내게 되며, 모두 반영할 경우 virtual clock의 특성을 보이게 된다. 이러한 스펙트럼 상에서는 평균지연시간과 장기적 공정성 사이에 절충 관계가 존재한다. 이 논문에서는 제시된 모델의 특성을 분석하고 실험을 통해 검증한다.

• 한국콘텐츠학회논문지
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• 제9권7호
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• pp.76-85
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• 2009

높은 해상도를 갖는 UWB 신호는 무선 개인영역망에서 거리추정 및 위치추정에 사용된다. 이들 노드는 국부클럭으로 동작하고, 노드간의 클럭 주파수 차이는 이동노드의 위치를 추정하는 거리추정 알고리즘에 심각한 영향을 미친다. IEEE802.15.4a의 저속 UWB에서는 추가적인 망동기의 도움 없이 수행하는 TWR 및 SDS-TWR의 비동기 양방향 거리추정 방식을 기술하고 있으나 클럭 주파수차이의 영향을 없애지는 못하고 있다. 그러므로 UWB 물리기능에 두 노드의 수정발진기 주파수 차이를 추정하는 방식이 필요하다. 고속 UWB에서는 추적회로를 사용한 수정발진기 편이 추정이 표준에 별도로 요구되지 않고 있다. 그러나 잡음이 없는 환경에서는 노드간의 수정발진기 편이 추정이 가능하다. 본 논문에서는 상대주파수 편이를 사용하여 TWR 기반의 거리추정 수식을 유도하였으며, 이상적인 수식에서의 잔여 오차를 분석하였다. 또한 시뮬레이션으로 상대주파수 편이 알고리즘의 성능을 평가하고, TWR 횟수에 따른 거리추정오차를 분석하였다. 결과적으로 클럭 해상도가 낮더라도 다수의 TWR을 사용한 상대주파수 편이 보상 방식에 의하여 거리추정오차의 성능이 개선됨을 알 수 있다.

• Journal of Astronomy and Space Sciences
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• 제26권3호
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• pp.355-374
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• 2009

동아시아 천문관서의 자동 시보와 타종시스템에 대하여 분석하였다. 조선의 서운관에서는 1434년(세종 16)부터 국가 표준시계로 자격루를 운영하였고, 1438년에는 옥루를 제작하였다. 이러한 자동 시보시스템은 당시 시각제도에 따라 시보장치와 타종장치로 운영되었다. 이보다 앞서 제작한 중국의 수운의상대(1092)에서도 당시의 시각제도에 따른 시보시스템을 이루고 있다. 한국과 중국 그리고 일본은 12시 100각법에 따른 동일한 시각제도를 사용하고 있었지만 세부적인 시보시스템은 다소 차이가 있었다. 시보장치와 타종장치의 제작기술은 중국의 전통을 기반으로 자격루와 옥루라는 독창적인 시보시스템을 나타내는 종합적인 시계 기술로 이어졌다. 시보시스템에 대한 연구로 당시 시각제도에 대한 사례와 새롭게 복원할 천문유물의 시보와 타종시스템에 대한 정보를 제공할 수 있게 되었다.

• 대한전자공학회논문지SD
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• 제42권8호
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• pp.35-42
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• 2005

본 논문에서는 전력소모 감소 및 강건성 (robustness) 향상을 위한 새로운 구조의 플립-플롭을 제안한다. 가변 샘플링 윈도우 플립-플롭(Variable sampling window flip-flop, VSWFF)은 입력 데이터에 따라 샘플링 윈도우의 폭을 변화시켜 강인한 데이터-래치 동작을 제공할 뿐 아니라 더욱 짧은 hold time을 갖는다. 또한, 이 플립-플롭은 입력 스위칭 행위(input switching activity)가 큰 경우에 기존의 저전력 플립-플롭보다 내부 전력소모를 감소시킬 수 있다. 클럭 진폭 감쇄형 가변 샘플링 윈도우 플립-플롭(Clock swing-reduced variable sampling window flip-flop, CSR-VSWFF)은 작은 스윙 폭의 클럭을 사용함으로써 클럭분배망(clock distribution network)의 전력소모를 감소시킬 수 있다. 기존의 클럭 진폭 감쇄형 플립-플롭(Reduced clock swing flip-flop, RCSFF)과 달리, 제안된 플립-플롭은 공급전압만으로 동작하므로 고전압의 발생 및 분배로 인한 설계 상의 비용증가를 제거한다. 시뮬레이션 결과, 기존의 플립-플롭과 비교하여 더욱 좁은 샘플링 윈도우에서도 불변의 지연값(latency) 을 유지하고 전력-지연 곱(power-delay product, PDP)이 개선됨을 확인하였다. 제안된 플립-플롭의 성능을 평가하기 위하여 $0.3\mu m$ CMOS 공정기술을 이용하여 테스트 칩을 설계하였으며, 실험 결과, VSWFF는 입력 스위칭 행위가 최대일 때 전력소모가 감소하며 CSR-YSWFF를 이용하여 설계된 동기 카운터는 부가 고전압의 사용 없이 전력소모가 감소됨을 확인하였다.

• 한국정보전자통신기술학회논문지
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• 제11권4호
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• pp.331-339
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• 2018

IEEE 1588은 측정 및 제어 시스템에서 사용되는 네트워크의 정확한 시각 동기 표준(PTP, Precision Time Protocol)이다. Best Master Clock (BMC) 알고리즘은 PTP에서 최적의 마스터-슬레이브 계층을 선택하기 위해 사용한다. 슬레이브가 마스터와의 링크 장애 또는 현재의 시각 동기 에러가 발생하였을 때, BMC는 자동으로 다른 마스터 신호를 수신할 수 있도록 한다. 이때의 슬레이브 클럭은 마스터 신호의 장애 보상 시간 값에 따라 달라진다. 그러나 BMC 알고리즘에서는 마스터 클럭의 장애 발생에 따른 빠른 고장 복구 방안은 전혀 고려하지 않았다. 이에 본 논문에서는 네트워크 본딩 (Bonding) 기술을 적용하여 마스터 클럭의 장애에 따른 빠른 복구 방안을 제시하였다. 본 연구는 리눅스 시스템의 PTP livery 데몬(Ptpd)과 IEEE 1588의 특정 프로파일을 사용하였으며, 본딩 모드를 통해서 제어하도록 하였다. 네트워크 본딩 기술은 둘 이상의 네트워크 인터페이스 신호를 하나의 네트워크 인터페이스에 전송하기 위해 신호를 결합하는 과정에 대한 것으로, 네트워크의 이중화와 성능 향상을 제공한다. 본딩 기술은 만약 하나의 링크에서 장애가 발생하면, 본딩되어 있는 다른 링크를 통해서 즉각적으로 신호 전달이 가능하기에 네트워크의 이중화 또는 부하 분산 등에 사용한다. IEEE 1588만 적용한 것과 대비하여 IEEE 1588 기술과 네트워크 본딩 기술을 결합한 네트워크 복구 기술의 뛰어난 성능을 본 논문을 통하여 증명하였다.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.1847-1855
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• 2012

클록 보정회로를 가진 1V 1.6-GS/s 6-비트 flash 아날로그-디지털 변환기 (ADC: analog-to-digital converter)가 제안된다. 1V의 저전압에서 고속 동작의 입력단을 위해 bootstrapped 아날로그 스위치를 사용하는 단일 track/hold 회로가 사용되며, 아날로그 노이즈의 감소와 고속의 동작을 위해 평균화 기법이 적용된 두 단의 프리앰프와 두 단의 비교기가 이용된다. 제안하는 flash ADC는 클록 보정회로에 의해 클록 duty cycle과 phase를 최적화함으로 flash ADC의 동적특성을 개선한다. 클록 보정 회로는 비교기를 위한 클록의 duty cycle을 제어하여 evaluation과 reset 시간을 최적화한다. 제안된 1.6-GS/s 6-비트 flash ADC는 1V 90nm의 1-poly 9-metal CMOS 공정에서 제작되었다. Nyquist sampling rate인 800 MHz의 아날로그 입력신호에 대해 측정된 SNDR은 32.8 dB이며, DNL과 INL은 각각 +0.38/-0.37 LSB, +0.64/-0.64 LSB이다. 구현된 flash ADC의 면적과 전력소모는 각각 $800{\times}500{\mu}m2$와 193.02 mW 이다.

• Molecules and Cells
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• 제43권3호
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• pp.276-285
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• 2020

Circadian rhythm is an endogenous oscillation of about 24-h period in many physiological processes and behaviors. This daily oscillation is maintained by the molecular clock machinery with transcriptional-translational feedback loops mediated by clock genes including Period2 (Per2) and Bmal1. Recently, it was revealed that gut microbiome exerts a significant impact on the circadian physiology and behavior of its host; however, the mechanism through which it regulates the molecular clock has remained elusive. 3-(4-hydroxyphenyl)propionic acid (4-OH-PPA) and 3-phenylpropionic acid (PPA) are major metabolites exclusively produced by Clostridium sporogenes and may function as unique chemical messengers communicating with its host. In the present study, we examined if two C. sporogenes-derived metabolites can modulate the oscillation of mammalian molecular clock. Interestingly, 4-OH-PPA and PPA increased the amplitude of both PER2 and Bmal1 oscillation in a dose-dependent manner following their administration immediately after the nadir or the peak of their rhythm. The phase of PER2 oscillation responded differently depending on the mode of administration of the metabolites. In addition, using an organotypic slice culture ex vivo, treatment with 4-OH-PPA increased the amplitude and lengthened the period of PER2 oscillation in the suprachiasmatic nucleus and other tissues. In summary, two C. sporogenes-derived metabolites are involved in the regulation of circadian oscillation of Per2 and Bmal1 clock genes in the host's peripheral and central clock machineries.

• Molecules and Cells
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• 제27권5호
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• pp.497-502
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• 2009

In mouse embryos, somite formation occurs every two hours, and this periodic event is regulated by a biological clock called the segmentation clock, which involves cyclic expression of the basic helix-loop-helix gene Hes7. Hes7 expression oscillates by negative feedback and is cooperatively regulated by Fgf and Notch signaling. Both loss of expression and sustained expression of Hes7 result in severe somite fusion, suggesting that Hes7 oscillation is required for proper somite segmentation. Expression of a related gene, Hes1, also oscillates by negative feedback with a period of about two hours in many cell types such as neural progenitor cells. Hes1 is required for maintenance of neural progenitor cells, but persistent Hes1 expression inhibits proliferation and differentiation of these cells, suggesting that Hes1 oscillation is required for their proper activities. Hes1 oscillation regulates cyclic expression of the proneural gene Neurogenin2 (Ngn2) and the Notch ligand Delta1, which in turn lead to maintenance of neural progenitor cells by mutual activation of Notch signaling. Taken together, these results suggest that oscillatory expression with short periods (ultradian oscillation) plays an important role in many biological events.

• 전기전자학회논문지
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• 제3권1호
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• pp.50-56
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• 1999

본 논문은 정밀한 클락 지연을 발생하는 회로 기법을 제안하였다. 이 기법은 지연 체인을 다중 클락 주기에 록킹(Locking)시켜서 개별 지연단(Delay Stage)의 지연보다 작은 지연 해상도를 갖도록 하는 것이다. 이 기법으로 단위 셀이 750ps의 지연시간을 갖는 지연체인에서 DLL(Delay Locked Loop)을 이용하여 250ps의 지연간격을 갖는 지연 발생회로를 설계하였다. 제안한 회로는 지연체인이 클락 신호 주기의 3배에 록킹이 되도록 하였으며, 1.5um CMOS공정의 모의 실험을 통해 단위지연셀 지연시간의 1/3인 250ps의 지연간격을 발생함을 확인하였다.