• 조명전기설비학회논문지
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• 제20권2호
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• pp.16-23
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• 2006

본 논문에서는 고역률을 가지고 영전압 스위칭으로 동작되는 새로운 단일 전력단 고주파 공진 인버터 링크형 DC-DC 컨버터 회로에 관하여 기술하고 있다. 제안된 토폴로지는 역률 교정기로써 하프 브리지형 부스트 컨버터와 하프 브리지 고주파 공진 컨버터를 단일 전력단으로 일체화 시켰다. 역률 보상용 부스트 컨버터의 부스트 인덕터 전류를 가변 스위칭 주파수와 일정 듀티비를 가지고 불연속 전류 모드(DCM)로 동작시킴으로써 부가적인 입력 전류제어기 없이 높은 입력 역률을 얻을 수 있다. 또 제안한 토폴로지의 이론해석을 무차원화 파라미터를 도입하여 범용성 있게 하여 회로 설계 전단계에서 필요한 특성값을 도식적으로 표현하다. 첨가해, 제안한 토폴로지의 상용화 가능성과 이론해석의 정당성을 입증하기 위해 스위칭 소자로 Power-MOSFET IRF 740을 제안회로 토폴로지의 스위칭 소자로 채용해 실험 장치를 구성하여 검토를 행하였다. 제안된 컨버터는 향후 통신용 DC/DC 컨버터의 전원장치, 방전등용 진원장치 등의 전원시스템에 유용히 사용될 것으로 사료된다.

• 한국산학기술학회논문지
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• 제12권6호
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• pp.2747-2753
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• 2011

본 논문에서는, 휴대폰 플래시용 전원을 위한 PWM 전류모드 DC-DC 부스트 컨버터를 제안 하였다. 제안하는 DC-DC 부스터 컨버터는 5 Mhz의 스위칭 주파수로 구동되며, 인덕터와 커패시터의 실장면적을 줄여 휴대전화 소형화에 적합하도록 하였다. 전류모드 DC-DC 부스트 컨버터는 인덕터, 출력 커패시터, MOS 트랜지스터, 귀환저항 등으로 이루어지는 파워단 부분과 펄스폭 변조기, 오실레이터, 에러증폭기 등으로 이루어지는 제어부 블록으로 구성된다. 제안하는 회로는 $0.5\;{\mu}m$ 1-poly 2-metal CMOS 공정으로 설계 및 검증 하였다. 설계된 회로는 모의실험결과 듀티비가 0.15일 때 3.7 V 입력 전압 조건에서 출력 전압이 4.26 V가 나타났고, 출력 전류는 100 mA로 기존의 25 ~ 50 mA 보다 큰 출력을 얻었다. 본 논문의 DC-DC 컨버터는 휴대폰의 카메라 플래시를 고효율로 구동시키며 휴대전화의 소형화에도 기여 할 수 있을 것으로 사료된다.

• 한국위성정보통신학회논문지
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• 제2권2호
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• pp.64-68
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• 2007

본 논문에서는 기존의 GPS 항법 신호와 유럽에서 새롭게 추진되고 있는 갈릴레오 위성 항법 신호를 동시에 수신할 수 있는 광대역 고정밀 위성 항법 수신기의 RF 수신단 장치 설계 및 제작 결과에 대하여 기술하고 있다. 고정밀 광대역 위성 항법 수신기는 L - 대역 안테나, 항법 신호별 RF/IF 변환부, 그리고 고성능 기저대역 신호 처리부로 구성되어진다. L - 대역 안테나는 $1.1GHz{\sim}1.6\;GHz$를 수신할 수 있어야 하며, 항법 위성이 지평선 가까이에 있을 경우의 항법 신호를 수신할 수 있어야 한다. 갈릴레오 위성 항법 신호는 L1, E5, E6의 서로 다른 대역의 신호를 가지고 있으며, 신호 대역폭이 20MHz 이상으로 기존의 GPS위성 항법 신호보다 광대역이며, 따라서 수신기의 IF 주파수가 높아지며, 수신기의 처리 속도도 빨라져야 한다. 본 연구에서 개발한 수신기의 RF/IF 변환부는 단일 하향 변환기 구조의 디지털 IF 기술로 설계되었으며, IF 주파수는 위성 항법 신호의 최대 대역폭과 표본화 주파수 등을 고려하여 140MHz로 설정하였으며, 표본화 주파수는 112MHz로 설정하였다. RF/IF 변환부의 최종 출력은 디지털 IF 신호로서, IF 신호를 AD 변환기로 처리하여 얻게 된다. 본 연구에서 설계된 위성 항법용 고정밀 수신기 RF 수신단은 - 130 dBm의 입력 신호에 대하여 40dB Hz 이상의 C/N0 특성을 가지며, 40dB 이상의 동적 범위를 갖도록 자동 이득조절 장치가 포함되어 있다.

• 대한원격탐사학회지
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• 제30권2호
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• pp.293-302
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• 2014

원격탐사에서 주로 사용되는 레이다 시스템에는 인공위성, 항공기 및 지상용 SAR 시스템을 비롯하여 산란계와 도플러 레이다 등이 있다. 이러한 시스템들은 고가의 장비들로 구성되며, 운용하는 데에 매우 전문적인 기술을 필요로 한다. 일반적인 대학이나 연구소에서는 장비의 구성과 운용에 대한 경험을 얻기 힘들기 때문에 레이다 및 SAR를 이용한 새로운 적용 분야를 이해하고 개척해 나아가는데 필수적인 하드웨어적 원리를 배우고 실습하기에 어려운 실정이다. 이를 극복하기 위하여 이 논문에서는 미국 MIT에서 제공하는 Cantenna 시스템의 설계도를 기반으로 한 레이다 시스템을 저가로 제작하고 실험한 내용을 소개한다. 제작된 레이다는 총 세 가지의 방식으로 운영되었는데, 첫째, 도플러 레이다를 이용하여 이동하는 차량의 속도를 측정하였고 둘째, 거리해상도를 가지는 레이다 방식을 이용하여 이동하는 두 물체의 움직임을 측정하였다. 마지막으로, 지상용 SAR 방식으로 방위각 해상도를 높여 이차원의 영상을 획득하였다. 추가적으로 영상화에 사용되는 Deramp-FFT 알고리즘과 ${\omega}-k$ 알고리즘의 비교 및 안테나의 위치 측정 오차에 따른 영향을 분석하기 위해 시뮬레이션을 수행하였다. 향후 샘플링 주파수의 증가, I/Q 샘플링 및 보다 안정적인 회로를 구현하면 무인 항공기에 탑재할 수 있는 가벼운 SAR 시스템으로도 발전할 수 있을 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.1-9
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• 2006

본 논문에서는 0.18um CMOS 공정을 이용하여 두 종류의 10Gb/s급 광통신용 전치증폭기(TIA)를 설계, 비교하였다. 전압모드인 Inverter TIA(I-TIA)는 입력단에 inverter 구조를 사용하여 입력 유효 gm 값을 증가시킴으로써 입력저항 값을 줄이고 동시에 대역폭을 늘리는 효과를 얻었다. 0.25pF의 광다이오드 캐패시턴스에 대하여 $56dB{\Omega}$의 트랜스임피던스 이득과 14GHz의 대역폭을 얻었고, $10^{-12}$ BER과 9dB extinction ratio 및 0.4A/W responsivity를 예상할 경우 -16.5dBm의 광민감도를 얻었다. 그러나 기생 성분에 의한 대역폭의 감소 및 민감도가 크기 때문에 회로설계 시 패키지 및 회로내의 기생성분 효과에 대한 신중한 고려가 필요하다. 이와 달리, 전류모드인 RGC TIA는 입력단에 regulated cascode 설계기법을 사용하여 광다이오드와 TIA 사이에 생기는 큰 입력 기생 캐패시턴스를 전압모드보다 매우 효과적으로 차단하여 대역폭을 확장하였다. 또한 기생성분에 의한 대역폭 및 트랜스임피던스의 민감도가 현저히 줄어들어 대역폭의 변화가 없다. 0.25pF의 광다이오드 캐패시턴스에 대하여 $60dB{\Omega}$의 트랜스임피던스 이득과 10GHz의 대역폭을 얻었고, $10^{-12}$ BER과 9dB extinction ratio 및 0.5A/W responsivity를 예상할 경우 -15.7dBm의 광민감도를 얻는다. 그러나, I-TIA에 비하여 약 4.5배의 높은 전력소모를 보이는 단점이 있다.

• 한국전자파학회논문지
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• 제22권1호
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• pp.114-124
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• 2011

본 논문에서는 2 GHz 선형 위상 천이 특성을 갖는 위상천이기를 설계 및 제작하여 보였다. 소형의 위상 천이기 구현을 위해 집중소자로 구성된 전통과 회로망(all pass network)을 기반으로 위상천이기를 구성하고, 박막세라믹 공정을 이용하여 제작하였다. 또한, 선형의 위상 천이 특성을 얻기 위해 버랙터(varactor) 다이오드에 직렬 커패시터를 연결하여, 전압에 대한 커패시턴스를 선형화함으로써 비선형성을 개선하였다. 전통과 회로망에 나타나는 인덕터는 스파이럴 인덕터로 구현하고, 이를 다이오드 바이어스 회로에 활용하여 $4\;mm{\times}4\;mm$ 면적을 가지는 소형 위상천이기를 구성할 수 있었다. 또한, 온-웨이퍼(on wafer)로 측정을 위해 입출력은 CPW(Coplanar Waveguide) 형상으로 구현하였으며, 제작된 위상천이기는 버랙터 조정 전압 0~5 V에 대하여, 2 GHz에서 삽입 손실은 약 4.2~4.7 dB, 위상 변화량은 약 $79^{\circ}$였으며, 예상한대로 선형 위상 천이 특성을 보였다.

• 한국정보통신학회논문지
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• 제16권10호
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• pp.2237-2246
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• 2012

본 논문에서는 구강센서를 소형화하고 제조 원가를 낮추기 위해 구강센서에서 필요로 하는 바이어스 회로를 구강센서 칩 내부에서 만들어주었다. 제안된 DC-DC 변환기 회로는 기준전류 발생기(reference current generator) 회로의 IREF를 이용하여 전압 레귤레이터(voltage regulator)에 필요한 기준전류와 바이어스 전류를 각각 공급해준다. 이들 전류가 각각의 전압 레귤레이 회로에서 해당되는 기준전압을 생성하여 부궤환(negative feedback)에 의해 목표전압을 regulation하게 된다. 그리고 기준전류가 전류 복사비(current mirror ratio)에 의해 mirroring되어 정전류인 IB0/IB1을 공급해주고, VREF 전압을 공급해주도록 설계하였다. $0.18{\mu}m$ X-ray CMOS 이미지 센서 공정을 이용하여 설계된 구강센서의 DC-DC 변환기의 출력 전압의 평균 전압, ${\sigma}$와 $4{\sigma}$는 양호한 측정 결과를 얻었다. 그리고 line-pair pattern 영상은 blurring 없이 높은 해상도 특성을 보였으며, 좋은 구강 영상을 획득하였다.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.1-9
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• 2009

본 논문에서는 디스플레이 시스템을 위한 소면적 12-bit 300MSPS의 D/A 변화기(DAC)를 제안한다. 최근 SoC(System-On-Chip) 경향에 맞는 소면적 DAC를 구현하기 위한 전체적인 구조는 6-MSB(Most Significant Bit) + 6-LSB(Least Significant Bit)의 full matrix 구조로 설계 하였다. 고해상도 동작에 요구되는 output impedance을 만족하는 monitoring bias 구조, 고속 동작 및 소면적 디지털 회로 구성을 위하여 logic과 latch 및 deglitching 역할을 동시에 할 수 있는 self-clocked switching logic을 각각 제안하였다. 설계된 DAC는 Samsung $0.13{\mu}m$ thick gate 1-poly 6-metal N-well CMOS 공정으로 제작되었다. 제작된 DAC의 측정결과 INL (Integrated Non Linearity) / DNL (Differential Non Linearity)은 ${\pm}3LSB$ / ${\pm}1LSB$ 이하로 나타났으며, 300MHz 샘플링 속도와 15MHz의 출력신호에서 SFDR은 약 70dB로 측정되었다. DAC의 유효면적은 $0.26mm^2$ ($510{\mu}m{\times}510{\mu}m$)로 기존의 DAC에 비하여 최대 40% 감소된 초소면적으로 구현되었으며, 최대 전력 소모는 100mW로 측정되었다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.39-50
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• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.

• 대한전자공학회논문지SD
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• 제40권9호
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• pp.673-684
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• 2003

디지털 신호에 의해 이득이 조절되는 CMOS VGA의 구조로는 degenerated 차동쌍 구조가 많이 사용되고 있다. 이 구조에서 가변 degeneration 저항을 구현하기 위해 기존해 사용되던 방법으로는 MOSFET 스위치와 함께 저항열 구조를 사용하는 방법과 R-2R ladder 구조를 사용하는 방법이 있다. 그러나 이 방법들을 이용하는 경우에는 degeneration 저항에서의 dc 전압 강하에 의해 저전압 동작이 어려우며, 높은 이득 설정시 대역폭이 크게 제한되기 때문에 고속의 VGA 구현이 어렵다. 따라서, 본 논문에서는 이러한 문제점들을 해결하기 위해 degeneration 저항에서의 dc 전압 강하를 제거한 새로운 가변 degeneration 저항을 제안하였다. 제안된 이득조절 방법을 사용하여, 저전압에서 동작하는 고속의 CMOS VGA를 설계하였다. 0.2㎛ CMOS 공정변수를 사용하여 HSPICE 모의실험을 한 결과, 설계된 VGA는 360MHz의 대역폭과 80dB의 이득조절 범위를 갖는다. 이득오차는 200MHz에서 0.4dB보다 작으며 300MHz에서는 1.4dB보다 작다. 설계된 회로는 2.5V의 전원전압에서 10.8mA의 전류를 소모하며, 칩 면적은 1190㎛×360㎛이다.