• Journal of Electrical Engineering and Technology
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• 제12권6호
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• pp.2146-2156
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• 2017

When a failure occurs in active distribution system, it will be isolated through the action of circuit breakers and sectionalizing switches. As a result, the network might be divided into several connected components, in which distributed generations could supply power for customers. Aimed at decreasing customer interruption cost, this paper proposes a theoretically optimal island partition model for such connected components, and a simplified but more practical model is also derived. The model aims to calculate a dynamic island partition schedule during the failure recovery time period, instead of a static islanding status. Fluctuation and stochastic characteristics of the renewable distributed generations and loads are considered, and the interruption cost functions of the loads are fitted. To solve the optimization model, a heuristic search algorithm based on the hill climbing method is proposed. The effectiveness of the proposed model and algorithm is evaluated by comparing with an existing static island partitioning model and intelligent algorithms, respectively.

• 대한전자공학회논문지
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• 제26권5호
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• pp.117-126
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• 1989

본 논문에서는 게이트 어레이 방식의 레이아웃 설계를 위한 새로운 배치 알고리듬을 제안한다. 제안된 배치 알고리듬은 서로 크기가 다른 마크로셀을 처리할 수 있으며, I/Q pad의 위치를 고려함으로써 칩의 내부 영역과 I/Q pad간의 배선을 효율적으로 자동화한다. 알고리듬은 초기 분할, 초기 배치 개선의 3단계로 구성된다. 초기 분할 단계에서는 각 I/Q pad의 위치를 고려하여 clustering에 의해 전체 회로를 5그룹으로 분할한다. 초기 배치 단계에서는 각 I/Q pad 및 주변 그룹과의 연결도를 고려한 clustering/min-cut 분할에 의해 각 셀의 위치를 할당한다. 또한, 배치 개선에서는 확률적 배선 밀도 함수를 도입하여 칩내의 배선 밀도를 균일화하기 위한 셀 이동 알고리듬을 제안한다.

• ETRI Journal
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• 제22권1호
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• pp.20-29
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• 2000

In this paper, we present a design of video and audio single chip encoder/decoder for portable multimedia application. The single-chip called as video audio signal processor (VASP) consists of a video signal processing block and an audio single processing block. This chip has mixed hardware/software architecture to combine performance and flexibility. We designed the chip by partitioning between video and audio block. The video signal processing block was designed to implement hardware solution of pixel input/output, full pixel motion estimation, half pixel motion estimation, discrete cosine transform, quantization, run length coding, host interface, and 16 bits RISC type internal controller. The audio signal processing block is implemented with software solution using a 16 bits fixed point DSP. This chip contains 142,300 gates, 22 Kbits FIFO, 107 kbits SRAM, and 556 kbits ROM, and the chip size is $9.02mm{\times}9.06mm$ which is fabricated using 0.5 micron 3-layer metal CMOS technology.

• 전자공학회논문지C
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• 제35C권7호
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• pp.78-91
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• 1998

This paper presents modular design techniques of multiple-valued logic functions about the function decomposition method and input variable management method. The function decomposition method takes avantage of the property of the column multiplicity in a single-column variable partitioning. Due to the increased number of identical modules, we can achieve a simpler circuit design by using a single T-gate, which can eliminate some of the control functions in the module libraty types. The input variable management method is to reduce the complexity of the input variables by proposing the look up table which assign input variables to a code. In this case as the number of sub-functions increase the code-length and the size of the code-assignment table grow. We identify some situations where shard input variables among sub-functions can be further reduced by a simplicication technique. According to the result of adapting this method to a function, we have demonstrated the superiority of the proposed methods which is bing decreased to about 12% of interconnection and about 16% of T-gate numbers compare with th eexisting for th enon-symmetric and irregular function realization.

• 자연과학논문집
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• 제7권
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• pp.27-35
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• 1995

정지영상이나 동영상 코딩에 적용되는 2-D DCT의 효율적인 VLSI 구현을 위한 방법을 제시하였다. 2차원 상태공간식에 근거한 알고리즘 및 데이타 분할기법을 활용하여 다중프로세서 구조에서 문제가 되는 프로세서간의 통신량을 크게 감축시켰으며, 모든 통신을 국부적(local)이 되도록 하였다. 순차 주사 방식의 영상데이타를 입력할 수 있도록 설계하여 입력장치에 소요되는 하드웨어를 최소화하였으며, 계산의 순서를 조정함으로써 일반적인 행.열 분할 방법을 사용하는 2-D DCT에서 필요로 하는 Transposition RAM을 제거하였다. 제안된 VLSI 구조는 실시간 one-chip 2-D DCT 및 보다 큰 2-D DCT로 확장될 수 있다.

• Animal Bioscience
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• 제36권1호
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• pp.75-83
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• 2023

Objective: The objective of this study was to describe a methodological procedure to quantify the heat production (HP) partitioning in basal metabolism or fasting heat production (FHP), heat production due to physical activity (HPA), and the thermic effect of feeding (TEF) in roosters. Methods: Eighteen 54-wk-old Hy Line Brown roosters (2.916±0.15 kg) were allocated in an open-circuit chamber of respirometry for O₂ consumption (VO₂), CO₂ production (VCO₂), and physical activity (PA) measurements, under environmental comfort conditions, following the protocol: adaptation (3 d), ad libitum feeding (1 d), and fasting conditions (1 d). The Brouwer equation was used to calculate the HP from VO₂ and VCO₂. The plateau-FHP (parameter L) was estimated through the broken line model: HP = U×(R-t)×I+L; I = 1 if t<R or I = 0 if t>R; Where the broken-point (R) was assigned as the time (t) that defined the difference between a short and long fasting period, I is conditional, and U is the decreasing rate after the feed was withdrawn. The HP components description was characterized by three events: ad libitum feeding and short and long fasting periods. Linear regression was adjusted between physical activity (PA) and HP to determine the HPA and to estimate the standardized FHP (st-FHP) as the intercept of PA = 0. Results: The time when plateau-FHP was reached at 11.7 h after withdrawal feed, with a mean value of 386 kJ/kg^0.75/d, differing in 32 kJ from st-FHP (354 kJ/kg^0.75/d). The slope of HP per unit of PA was 4.52 kJ/mV. The total HP in roosters partitioned into the st-FHP, termal effect of feeding (TEF), and HPA was 56.6%, 25.7%, and 17.7%, respectively. Conclusion: The FHP represents the largest fraction of energy expenditure in roosters, followed by the TEF. Furthermore, the PA increased the variation of HP measurements.

• 대한전자공학회논문지
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• 제26권3호
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• pp.153-159
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• 1989

본 논문은 CELL-level에서의 파형이완방법(WRM)에 근거를 두고 있는 Timing Simulator, TSIM-1.0의 전처리과정에 사용한 알고리듬에 대해 기술한다. TSIM1.0의 전처리과정은 크게 세부분으로 나누어진다. (1)주어진 회로를 DCB단위로 분할하고, (2)SCC Group을 형성한 후, (3)CELL들의 해석 순서를 결정한다. 또한 WRM에서 기억용량을 절약하기 위해 중복저장을 허용한 효과적인 파형저장방법을 기술하였다. TSIM1.0은 5000개 이하의 MOSFET으로 구성된 회로를 IBM PC/AT에서 1시간이내에 해석 할 수 있다. 마지막으로, TSIM1.0의 성능 비교를 위해 몇가지 MOS 디지탈회로에 대한 시뮬레이션 결과를 예시한다.

• Asian-Australasian Journal of Animal Sciences
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• 제16권10호
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• pp.1443-1450
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• 2003

Crossbred (Bos taurus${\times}$Bos indicus) calves were used from birth till 14 weeks of age to evaluate three sources of protein that differed in ruminal degradability viz. groundnut cake alone (HD) or in combination with cottonseed meal (MD) and meat and bone meal (LD), when fed along with two sources of non-structural carbohydrates viz. raw (R) and thermally processed (P) maize. Twenty four new born calves were arranged in six groups in a $3{\times}2$ factorial design and fed on whole milk up to 56 d of age. All the different calves received calf startes along with green oats (Avena sativa) from 14 d of age onwards free-choice. A metabolism trial of 6d starters duration, conducted after 90 d of experimental feeding, revealed greater (p<0.05) digestibility of DM, OM, total carbohydrates, NDF and ADF in calves fed on the P diets than on the R diets promoting greater (p<0.05) metabolizable energy intake. The digestibility of NDF was higher (p<0.01) on LD diets where as calves on MD diets exhibited significantly lower digestibility of ADF (p<0.01). The retention of nitrogen per unit metabolic body size was significantly (p<0.05) higher on the LD-P diet than on the diet HD-P which, in turn, was higher (p<0.05) than that of HD-R. Nitrogen retention as percentage of intake was significantly greater (p<0.05) on LD-P than on LD-R diets (52.2 vs. 36.4%). Also, P fed calves utilized nitrogen more efficiently than the R fed as shown by retention of significantly greater proportions of intake (47.4 vs. 40.9%) and absorbed (65.8 vs. 59.5%) nitrogen. Calorimetric evaluation of the diets through open-circuit respiration chamber revealed that the dietary treatments had no impact on methane production by calves. The intake of DE and ME was improved (p<0.01) because of maize processing resulting in greater (p<0.01) retention of energy. The protein degradability exerted no influence on the partitioning or retention of energy. A significant interaction between cereal and protein types was evident with respect to retention of both nitrogen (p<0.01) and energy (p<0.05). In conclusion, no discernible trend in the influence of cereal processing was apparent on the dietary protein degradability, but the positive effect of cereal processing on energy retention diminished with the increase in dietary undegradability.

• 대한전자공학회논문지SD
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• 제38권1호
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• pp.13-22
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• 2001

본 논문에서는 RF 회로의 3차원 적층 구조를 설계하고 RF 회로의 특성개선 효과를 살펴보았다. 3차원적 RF 회로를 구현하기 위하여 분할 설계 기준을 제안하였으며 이에 따라 RF 회로를 기능별, 동작 주파수별로 분할하여 구현하였다. 분할된 하위 모듈을 3차원으로 적층 연결할 수 있도록 PAA 입출력 단자구조를 이용하여 3차원 형태의 ITS RF 시스템을 제작하였다. 이에 따라 아날로그 신호와 디지털 신호, DC 전원이 혼재되어 있는 ITS(지능형 교통관제 시스템) 224MHz RF 모듈을 구성되는 회로를 특성 임피던스 정합과 시스템의 동작 안정도를 고려하여, 기능별로는 송신부, 수신부, PLL(Phase Locked Loop)부, 전원부로 분할하였고 주파수별로는 224MHz, 21.4MHz, 및 450kHz~DC의 주파수 대역으로 분할하여 설계하였다. RF 회로 모듈을 구현하는 과정에서 224MHz 대역에서 동작하는 송신부와 수신부 증폭회로는 설계치와 일치하는 18.9㏈, 23.9㏈의 이득, PLL부와 전원부는 위상 고정, 정전원 입력의 동작특성을 최대화시킬 수 있었다. 3차원 구조의 RF 모듈은 2차원의 평면구조의 단일 기판 구성방법과 비교하여 부피 및 배선길이에서 각각 76.9％, 28.4％를 감소시킨 $48cm^3$, 1.8cm를 나타내었고, 열적 성분인 최고 동작 온도특성은 37% 감소한 $41.8^{\circ}C$를 나타났다. PAA형 3차원 적층 구조는 고속 고밀도 저전력의 특성을 가지며, 저비용으로 구현할 수 있으며 RF 주파수 영역에서 각 모듈을 기능별, 주파수별로 모듈화해 제품의 기능을 가변적으로 변화시켜줄 수 있음을 알 수 있었고, RAA 형태의 입출력 단자로 연결함으로써 단일 양면 기판으로 구현되던 2차원적 RF 회로 모듈의 부피와 전기적 동작 특성과 열적 특성을 개선시킬 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.512-522
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• 2003

시분할 FPGA는 회로가 동작하는 중 회로의 기능을 재구성할 수 있는 동적 재구성 기능을 갖춘 FPGA 칩이다. 따라서 이러한 칩을 위한 회로 합성 기법에서는 주어진 논리 회로를 각각 다른 시간대에 수행할 여러 개의 부분회로로 분할한 후, 동일한 하드웨어 회로를 시간차를 두고 공유하도록 해야 한다. 기존의 연구에서는, 칩의 제한된 용량 문제를 해결하기 위해, 동일 시간대에 필요한 자원으로서 각 세부 함수를 수행하는 LUT(Look-Up Table)의 개수와 LUT의 출력 결과를 다른 시간대에 사용하기 위해 그 결과를 임시 저장하는데 필요한 마이크로 레지스터(micro register)의 개수를 최소화하는 데 중점을 두고 있다. 본 논문에서는 시분할 FPGA 합성용 도구 중의 하나로서 회로 구현에 필요한 메모리 원소, 즉 마이크로 레지스터의 개수에 대한 하한(lower bound)을 추정하는 기법에 대해 설명한다. 이 방법에서는 입력되는 논리 회로를 직접 합성하지 않고서도 그 회로가 필요로 하는 전체 마이크로 레지스터 개수에 대한 하한을 각각 추정함으로써 특정한 합성 기법에 관계없이 회로 구현에 필요한 최소한의 마이크로 레지스터의 개수에 대한 정보를 추출한다. 만일, 기존의 합성 결과가 본 연구에서 추정된 하한과 일치할 경우, 그 결과는 최적의 결과를 의미한다. 반면에, 하한과의 차이가 있는 경우에는 기존의 연구 결과에 비해 더 좋은 합성 결과가 존재하거나, 또는 본 연구에서 추정한 하한보다 더 좋은(큰, 정확한) 하한이 실제 존재함을 의미한다. 따라서 이러한 비교 분석을 통해, 기존 연구는 물론, 향후에 개발할 새로운 합성 방법의 결과가 최적인지, 또는 개선의 여지가 있는지를 판단하는 좋은 지표를 얻을 수 있다. 실험 결과, 추정된 하한은 기존 연구의 합성 결과와 다소 차이가 있었다. 이러한 차이는 우선, 기존의 합성 결과는 LUT 개수를 적절히 유지하는 가운데 마이크로 레지스터를 최소화한 결과인 반면, 본 하한 추정에서는 합성 가능한 모든 결과 중, LUT 개수와는 전혀 무관하게, 마이크로 레지스터 개수를 최대한 작게 사용할 합성 예를 추정하기 때문이라고 판단된다. 또 한편으로는 마이크로 레지스터 개수에 대한 하한 추정 문제 자체가 갖는 거대한 변동성과 복잡성으로 인해 제안한 추정 기법이 정밀도에 한계를 가지는 것으로 해석할 수 있으며, 다른 한편으로는 기존 연구 결과보다 더 좋은 합성 결과가 존재할 가능성이 높음을 의미하는 것으로 해석될 수 있다.