• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.589-590
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• 2008

This paper describes an improved design of graphic memory for QVGA ($320{\times}240\;RGB$) - scale 262k-color LCD Driver IC. A distributor block is adopted to reduce graphic RAM area, which is accomplished with 1/8 data lines of the previous structure. In line-read operation, the drivabilty of memory array cell is improved by partitioning a word line according to the row address. The proposed graphic memory circuit has been designed in transistor level using $0.18{\mu}m$ CMOS technology library and verified using Hsim.

• 전자공학회논문지A
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• 제33A권11호
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• pp.128-139
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• 1996

In this paper, we propose an algorithm to solve the problem of placement of rectangular blocks whose sizes and shpaes are pre-determined. The proposed method solves the placement of many retangular blocks of different sizes and shapes in a hierarchical manner, so as to minimize the chip area. The placement problem is divided into several sub-problems: hierarchical partioning, hierarchical area/shape estimation, hierarchical pattern pacement, overlap removal, and module rotation. After the circuit is recursively partitioned to build a hierarchy tree, the necessary wiring area and module shpaes are estimated using the resutls of the partitioning and the pin information before the placement is performed. The placement templaes are defined to represent the relative positions of the modules. The area and the connectivity are optimized separately at each level of hierachy using the placement templates, so the minimization of chip area and wire length can be achieved in a short execution time. Experiments are made on the MCNC building block benchmark circuits and the results are compared with those of other published methods. The proposed technique is shown to produce good figures in tems of execution time and chip area.

• 한국통신학회논문지
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• 제14권6호
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• pp.675-685
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• 1989

상호접송망은 병렬처리 시스템에서 매우 중요한 부분이다. 최근 다단상호 접속망에 대한 연구가 많이 행해지고 있다. 본 논문에서는 회선스위칭 다단상호접속망의 시뮬레이션 방법을 확장하여 분할된 ADM/IADM 접속망의 성능 평가를 하였다. 시뮬레이션 데이터에 의하여, 적용된 분할 방법에 의한 접속망 성능과 접속망에서 사용된 저지처리방식에 의한 접속망 성능 간의 관계를 보였다. 분석 결과, hold 방식을 사용하는 IADM 접속망이 RST 면에서 가장 나은 접속망 동작을 보이는 것으로 나타났다.

• ETRI Journal
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• 제36권4호
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• pp.635-642
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• 2014

Three-dimensional integrated circuits (3D ICs) implement heterogeneous systems in the same platform by stacking several planar chips vertically with through-silicon via (TSV) technology. 3D ICs have some advantages, including shorter interconnect lengths, higher integration density, and improved performance. Thermal-aware design would enhance the reliability and performance of the interconnects and devices. In this paper, we propose thermal-aware floorplanning with min-cut die partitioning for 3D ICs. The proposed min-cut die partition methodology minimizes the number of connections between partitions based on the min-cut theorem and minimizes the number of TSVs by considering a complementary set from the set of connections between two partitions when assigning the partitions to dies. Also, thermal-aware floorplanning methodology ensures a more even power distribution in the dies and reduces the peak temperature of the chip. The simulation results show that the proposed methodologies reduced the number of TSVs and the peak temperature effectively while also reducing the run-time.

• 디지털산업정보학회논문지
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• 제18권1호
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• pp.1-9
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• 2022

Galois field arithmetic is important in error correcting codes and public-key cryptography schemes. Hardware realization of these schemes requires an efficient implementation of Galois field arithmetic operations. Multiplication is the main finite field operation and designing efficient multiplier can clearly affect the performance of compute-intensive applications. Diverse algorithms and hardware architectures are presented in the literature for hardware realization of Galois field multiplication to acquire a reduction in time and area. This paper presents a low complexity semi-systolic multiplier to facilitate parallel processing by partitioning Montgomery modular multiplication (MMM) into two independent and identical units and two-level systolic computation scheme. Analytical results indicate that the proposed multiplier achieves lower area-time (AT) complexity compared to related multipliers. Moreover, the proposed method has regularity, concurrency, and modularity, and thus is well suited for VLSI implementation. It can be applied as a core circuit for multiplication and division/exponentiation.

• 대한전자공학회논문지SD
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• 제37권2호
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• pp.65-77
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• 2000

본 논문에서는 IC(Integrated Circuits) 칩들간의 배선 위상(topology)이 정해진 재구성 가능한(reconfigurable) FPGA(Field Programmable Gate Array) 기반 보드로의 회로 분할 문제로써 새로운 quadratic boolean programming 수식(formulation)을 제안한다. 본 수식의 목적은 회로 분할 시 사용하는 핀수와 네트들의 배선 길이의 합을 최소화하는 것이며 기존의 분할 방법에서 고려하는 제약조건 외에 서로 인접하지 않은 IC 칩들을 연결하기 위하여 다른 IC 칩을 통과(pass through)하는 네트들에 의해 사용되는 핀수도 고려한다. 또한 본 논문에서는 제안한 분할 문제를 효율적으로 해결하기 위하여 모듈 할당 방법으로 구성되어 있는 휴리스틱(heuristic) 분할 방법을 제안한다. 입력된 회로에 대하여 다른 분할 방법과 비교하여 실험한 결과 분할 문제의 주어진 제한들을 모두 만족하였다. 대부분의 배선된 회로에 대하여 핀 사용률이 적게 나타났으며 네트들의 사용한 배선 길이의 합은 최대 34.7% 적게 나타났다.

• 한국정보과학회논문지:시스템및이론
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• 제29권7호
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• pp.422-430
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• 2002

주어진 논리 회로를 시분할 FPGA 칩으로 효과적으로 합성하기 위해서는 전체 회로를 여러 개의 부분회로로 나눈 후, 각 부분 회로가 동일한 하드웨어 회로를 시간차를 두고 공유하도록 하여야 한다. 이를 위해 칩에 대한 시간별 재구성 정보를 미리 만들어, 칩 내부의 특정 메모리 영역에 저장하여 두었다가 정해진 시간대가 되면 칩 전체를 재구성하도록 하여야 한다. 그런데, 시분할 FPGA 합성에서 사용하는 세부적인 재구성 기법(일반적으로 스케쥴링이나 다중 회로 분할 기법을 사용)에 따라 동일 시간대에 필요한 LUT의 개수, 즉 FPGA의 용량이 달라질 수 있다. 본 논문에서는 입력되는 논리 회로를 직접 합성하지 않고서도 그 회로가 필요로 하는 전체 LUT 개수에 대한 하한을 추정함으로써 재구성 기법에 관계없이 필요한 최소한의 LUT 개수를 파악한다. 만일, 기존의 재구성 결과가 본 연구에서 추정된 하한과 일치할 경우, 그 결과는 최적의 결과를 의미한다. 반면에, 하한과의 차이가 있는 경우에는 기존의 연구 결과에 비해 더 좋은 재구성 결과가 존재하거나, 또는 본 연구에서 추정한 하한보다 더 좋은(큰, 정확한) 하한이 실제 존재함을 의미한다. 따라서 이러한 비교 분석을 통해, 기존 연구의 결과가 최적인지, 또는 개선의 여지가 있는지를 판단하는 좋은 지표를 제공할 수 있다. 실험 결과, 실험한 대부분의 예제에서, 기존의 연구 결과에서 출력한 결과와 본 논문에서 제안한 방법으로 추정한 하한이 정확히 일치하는 것을 발견할 수 있었는데, 이는 기존의 합성 시스템에서 생성한 결과의 최적성을 확인하게 하는 한편, 본 논문에서 제안한 하한 추정의 정확성을 반증하는 것으로 해석될 수 있다.

• 한국인터넷방송통신학회논문지
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• 제24권2호
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• pp.105-111
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• 2024

격자 그래프의 최소 선형 배열(MinLA)은 선형 복잡도 O(n)의 근사 알고리즘이 적용되고 있으며, 33×33격자의 최적 MinLA는 31,680으로 알려져 있다. 본 논문은 격자의 정확한 해 MinLA를 복잡도 O(1)으로 구하는 분할배열 알고리즘을 제안하였다. 분할배열 알고리즘은 컨테이너에 박스를 넣는 방법으로 m행을 r₁,r₂,r₃로, n열을 c₁,c₂,c₃로 분할하여 7개 컨테이너를 얻고 규칙을 가지도록 분할한다. 분할된 박스들에 있는 정점들 위치 순서로 번호를 부여하여 MinLA를 구한다. m,n≥11에 대해 C₂,C₄,C₆ 박스 크기를 2씩 증가시키면서 MinLA가 증가할 때까지 반복 수행한다. 이 과정은 m,n≤100에 대해 최대 4회 반복 수행하는 특징이 있다. 제안된 알고리즘은 m=n과 m≠n인 모든 격자에 적용할 수 있다. 분할배열 알고리즘을 2≤n≤100 격자에 적용하였으며, 33×33과 100×100 격자에 대해 기존 알고리즘들보다 월등히 좋은 최적의 결과를 얻었다. 제안된 알고리즘은 간단하면서도 보다 정확한 해를 얻을 수 있어 m,n이 무한히 크더라도 쉽게 해를 얻을 수 있어 VLSI 회로 설계 분야에 응용이 될 수 있을 것이다.

• 대한전자공학회논문지SD
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• 제47권12호
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• pp.31-38
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• 2010

본 논문에서는 QVGA급 LCD Driver IC(LDI)의 그래픽 메모리를 설계한다. 저면적을 위해 pseudo-SRAM 구조로 설계하고, 센싱 특성 개선과 line-read 동작 시 구동력 향상을 위해 bit line을 분할한 cell array 구조를 적용한다. 또한, C-gate를 이용한 저면적의 충돌방지 회로를 사용하여 그래픽 메모리의 line-read/self-refresh 동작과 기존의 write/read 동작 상호간의 충돌을 효과적으로 제어하는 방식을 제안한다. QVGA급 LDI의 그래픽 메모리는 $0.18{\mu}m$ CMOS공정을 이용하여 트랜지스터 레벨로 설계하고 회로 시뮬레이션을 통해 그래픽 메모리의 write, read, line-read, self-refresh 등의 기본 동작을 확인하고, 제안된 충돌방지 블록에 대한 동작을 확인하였다. 개선된 cell array를 통해 bit/bitb line 전압차 ${\Delta}V$는 약 15% 증가하고, bit/bitb line의 charge sharing time $T_{CHGSH}$는 약 30% 감소하여 센싱 특성이 향상되었으며, line-read 동작 시 발생하는 전류는 약 40% 크게 감소되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권3호
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• pp.322-330
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• 2014

New effective techniques to repair "small" design errors in integrated circuits are presented. As semiconductor chip complexity increases and the design period becomes tight, errors frequently remain in a fabricated chip making revisions required. Full mask revision significantly increases the cost and time-to-market. However, since many "small" errors can be repaired by modifying several connections among the circuit blocks and spare cells, errors can frequently be repaired by revising metal layers. Metal only revision takes significantly less time and involves less cost when compared to full mask revision, since mask revision costs multi-million dollars while metal revision costs tens of thousand dollars. In our research, new techniques are developed to further reduce the number of metal layers to be revised. Specifically, we partition the circuit blocks with higher error probabilities and extend the terminals of the signals crossing the partition boundaries to the preselected metal repair layers. Our partitioning and pin extension to repair layers can significantly improve the repairability by revising only the metal repair layers. Since pin extension may increase delay slightly, this method can be used for non-timing-critical parts of circuits. Experimental results by using academia and industrial circuits show that the revision of the two metal layers can repair many "small" errors at low-cost and with short revision time. On the average, when 11.64% of the spare cell area and 24.72% of the extended pins are added to the original circuits, 83.74% of the single errors (and 72.22% of the double errors) can be corrected by using two metal revision. We also suggest methods to use our repair techniques with normal commercial vender tools.