• Progress in Superconductivity
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• 제7권2호
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• pp.109-113
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• 2006

The Arithmetic Logic Unit (ALU) is a core element of a computer processor that performs arithmetic and logic operations on the operands in computer instruction words. We have developed and tested an RSFQ multi-bit ALU constructed with half adder unit cells. To reduce the complexity of the ALU, We used half adder unit cells. The unit cells were constructed of one half adder and three de switches. The timing problem in the complex circuits has been a very important issue. We have calculated the delay time of all components in the circuit by using Josephson circuit simulation tools of XIC, $WRspice^{TM}$, and Julia. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The designed ALU had limited operation functions of OR, AND, XOR, and ADD. It had a pipeline structure. The fabricated 1-bit, 2-bit, and 4-bit ALU circuits were tested at a few kilo-hertz clock frequency as well as a few tens giga-hertz clock frequency, respectively. For high-speed tests, we used an eye-diagram technique. Our 4-bit ALU operated correctly at up to 5 GHz clock frequency.

• 한국콘텐츠학회논문지
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• 제8권3호
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• pp.25-31
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• 2008

본 논문은 다중전원공급 SoC(System-on-Chip)에 사용될 저전력 단일전원 level-up/down shifter를 제안한다. 제안된 회로는 다양한 전원을 사용하는 IP간의 신호의 인터페이스 회로로 사용할 수 있으며, 단일전원을 사용함으로써 저전력으로 동작하고 시스템의 전원배선과 레이아웃의 복잡도 및 지연시간이 감소하는 장점을 가지고 있다. 제안된 level-up/down shifter는 각각 IP간에 신호들이 level-up 일 때는 500MHz 입력 주파수에서 동작하고 level-down일 때는 1GHz에서 동작하도록 설계했다. I/O 회로에 level-up/down shifter를 사용하면 시스템간의 신호를 연결할 때 잡음에 강하다는 사실도 검증했다. 시뮬레이션 결과는 0.18um CMOS 공정에서 각각 1.8V, 2.5V, 3.3V의 전원을 사용하여 검증했다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 추계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.197-199
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• 2002

The invention of VHDL(Very High Speed Integrated Circuit Hardware Description Language), Technical language of Hardware, is a kind of turning point in digital circuit designing, which is being more and more complicated and integrated. Because of its excellency in expression ability of hardware, VHDL is not only used in designing Hardware but also in simulation for verification, and in exchange and conservation, composition of the data of designs, and in many other ways. Especially, It is very important that VHDL is a Technical language of Hardware standardized by IEEE, intenational body with an authority. The biggest problem in modern circuit designing can be pointed out in two way. One is a problem how to process the rapidly being complicated circuit complexity. The other is minimizing the period of designing and manufacturing to survive in a cutthroat competition. To promote the use of VHDL, more than a simple use of simulation by VHDL, it is requested to use VHDL in composing logical circuit with chip manufacturing. And, by developing the quality of designing technique, it can contribute for development in domestic industry related to ASIC designing. In this paper in designing SMPS(Switching mode power supply), programming PWM by VHDL, it can print static voltage by the variable load, connect computer to chip with byteblaster, and download in Max(EPM7064SLCS4 - 5)chip of ALTER. To achieve this, it is supposed to use VHDL in modeling, simulating, compositing logic and product of the FPGA chip. Despite its limit in size and operating speed caused by the specific property of FPGA chip, it can be said that this method should be introduced more aggressively because of its prompt realization after designing.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.788-791
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• 2010

본 논문에서는 인쇄공정기술로써 ETRI $0.8{\mu}m$ CMOS 공정을 사용하여 수동형 인쇄 RFID 태그칩용 64bit ROM을 설계하였다. 먼저 태그 칩의 제작단가를 줄이기 위하여 기존 실리콘 기반의 복잡한 리소그래피 공정을 사용하지 않고 게이트 단자인 폴리 층을 프린팅 기법 중 하나인 임프린트 공정을 사용하여 구현하였다. 그리고 �弼壅� ROM 셀 회로는 기존 ROM 셀 회로의 NMOS 트랜지스터대신에 CMOS 트랜스미션 게이트를 사용함으로써 별도의 BL 프리차지 회로와 BL 감지 증폭기가 필요 없이 출력 버퍼만으로 데이터를 읽어낼 수 있도록 하였다. $0.8{\mu}m$ CMOS 공정을 이용하여 설계된 8 행 ${\times}$ 8 열의 어레이를 갖는 64b ROM의 동작전류는 $9.86{\mu}A$이며 레이아웃 면적은 $311.66{\times}490.59{\mu}m^2$이다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제4권12호
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• pp.391-398
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• 2015

이 연구에서는 중등 심화 과정을 마치고 사사 과정에 진입한 최우수 정보과학 영재 교육을 위한 회로 최소화 알고리즘의 성능 개선 및 평가 과정을 보인다. 이 과정에서 학생들은 원하는 목표 기능을 얻기 위한 논리 회로는 꼭 한 가지가 아니고 다양하게 구성할 수 있다는 점과 이들 중 가장 간단한 회로를 찾을 수 있는 방법의 필요성을 인식하게 된다. 수작업으로 이루어지는 까르노 맵에서 회로 최소화를 위한 기본 원리를 터득하고, 그 과정을 소프트웨어로 수행하는 Quine-McCluskey 알고리즘을 탐구한다. Quine-McCluskey 알고리즘은 기본적으로 집합 연산의 반복에 의해 중복성을 도출하고 축약하는 과정을 반복한다. 집합 연산은 두 집합을 구성하는 원소들에 대한 비교 연산으로 이루어지므로 복잡도가 높다. 이를 해결하는 방법으로 원소 나열식 집합을 비트 정보로 표현하는 방안을 모색하고, 그 결과 약 36%의 성능 향상이 이루어짐을 보게 된다. 이 과정의 궁극적 목표는 영재 학생들이 전자 스위치, 논리 게이트, 논리 회로, 프로그래밍 언어, 데이터 구조, 알고리즘 등을 포괄하는 컴퓨터과학 학문에 대한 흥미와 지식 통합적 안목을 기르는 데 있다.

• 전자공학회논문지
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• 제53권11호
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• pp.48-55
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• 2016

노트북, 테블릿 PC 및 스마트폰 등의 휴대 기기를 위한 디스플레이의 전력소모를 낮추기 위해, 주변 밝기에 따라서 디스플레이의 밝기를 조정할 수 있는 광 센서 시스템을 연구하였다. 또한, 휴대 기기의 복잡도와 비용에 크게 영향을 주지 않도록, 광 센서 시스템을 디스플레이 패널에 일체형으로 구현하고자 했으며, 이를 위해서 저온 다결정 실리콘 박막트렌지스터를 이용하여 패널에 광 센서와 신호취득 회로를 집적하고자 했다. 주변 밝기를 감지하는 광 센서의 패널 간 편차를 별도의 공정 설비없이 신뢰성 있게 보정할 수 있도록, 새로운 보정 방식을 제안하였다. 이와 더불어 최종 데이터를 디지털화하기 위한 아날로그-디지털 변환기를 포함한 신호취득 회로를 제안하고 검증하였다. 제안하는 회로는 집적하기에 적합하도록 간단한 구동 신호로 동작되며, 인식 가능한 입력 밝기는 10에서 10,000 lux까지이다. 제안하는 신호취득 회로의 신호취득 주파수는 100Hz이며, 20개의 출력 레벨에 대한 최대 차등 불균일 오차는 0.5 LSB 이하이다.

• 한국통신학회논문지
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• 제19권3호
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• pp.401-417
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• 1994

본 논문에서는 논리 모니터링 방식에 의해 stuck-at(s-at)고장, stuck-open(s-op)고장 및 stuck on(s-on) 고장을 검출하기 위한 Domino CMOS회로의 테스트용이화 셀계기법을 제안한다. Domino CMOS게이트내 nMOS트랜지스터들의 s-op고장과 s-on고장을 검출하기 위하여 한개의 pMOS 트랜지스터를 부가하고 단일 게이트 및 다단 Domino CMOS회로내 인버어터의 pMOS트랜지스터 s-on 고장을 검출하기 위해서 한개의 nMOS트랜지스터를 부가한가. 부가된 트랜지스터는 Domino CMOS를 테스트 모드에서 pseudo nMOS회로로 동작하도록 만든다. 따라서 일반 domino CMOS회로의 테스트 시 회로지연에 의한 오동작을 방지하는 선충전(precharge phase)과 논리결정(evaluation phase)의 이상(two-phase)동작을 필요로 하지 않아 테스트 시간과 테스트 생성의 복잡도를 줄일 수 있게 된다. 제안된 회로에서는 대부분의 고장들이 단일 테스트 패턴에 의해 검출되는데 이에따라 경로지연이나 타임스큐, 전하재분배 및 그리치 등에 의해 테스트가 무효화되는 것을 피할 수 있으며 테스트 패턴 생성을 위하여 기존의 자동 테스트패턴생성기(ATPG)를 이용할 수 있는 장점을 갖는다.

• 대한전자공학회논문지SD
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• 제39권2호
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• pp.91-103
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• 2002

다수의 FPGA로 구성된 에뮬레이터에서 FPGA간의 연결구조와 신호의 전송방법은 에뮬레이터의 확장성과 검증속도를 결정하는 중요한 요소이다. 기존의 에뮬레이터는 검증 대상이 되는 회로의 크기가 커짐에 비례하여 에뮬레이션의 속도가 현저하게 느려지는 문제점이 있다. 본 논문에서는 자원이용률을 극대화할 수 있을 뿐만 아니라 에뮬레이션의 속도도 크게 높일 수 있는 새로운 에뮬레이터 구조를 제안한다. 제안되는 에뮬레이터는 계층적인 환형 토폴로지 구조를 가지고 파이프라인의 환형으로 FPGA들을 연결하여 FPGA의 핀한곌르 극복하고, 이와 같은 연결구조를 이용하여 다양한 IP들의 통합도 매우 용이하게 함으로써 설계검증 난이도가 설계자의 검증 능력을 쉽게 초과할 수 있는 시스템 수준에서의 검증도 최소한 수십 ㎒ 속도의 에뮬레이션으로 효과적으로 가능하게 한다.

• 한국정보과학회논문지:시스템및이론
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• 제30권3_4호
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• pp.186-193
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• 2003

최근 몇 년 동안 디지털 시스템이 복잡성은 아주 빠르게 증가하고 있다. 비록 반도체 제조업자들이 제품에 대한 신뢰성을 높이려고 노력하고 있지만 어느 때에 시스템이 어딘가에서 결함이 발생할 것이라는 것을 알기는 불가능하다. 이렇듯이 회로가 복잡화함에 따라 테스트 생성(test generation)에 대한 잘 정리되어 있고 자동화된 방법이 필요하게 되었다. 하지만 현재 광범위하게 사용하고 있는 방법중 대부분은 한번에 하나씩의 패턴만을 넣어서 처리하는 방식이다. 이는 각각의 결함에 대해서 탐색하는데 많은 시간을 낭비하게 된다. 본 논문에서는 Exhaustive 방법을 사용하는 테스트 패턴 생성 방법 중에서 분할 기법을 적용하여 테스트 패턴을 생성한다. 또한 이 패턴을 이용하여 병렬로 패턴을 삽입함으로써 더욱 빠르게 결함을 발견할 수 있는 방법을 설계 및 구현한다.

• 한국통신학회논문지
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• 제32권4C호
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• pp.447-453
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• 2007

다중 경로 페이딩 환경에서 OFDM(Orthogonal frequency Division Multiplexing)방식은 보호 구간 및 주파수영역 등화로 심벌 및 채널 간 간섭을 방지하는 특성을 가지는 반면 전송신호의 PAPR(Peak-to-Average Power Ratio)크다는 것이다. SC-FDE(Single Carrier with Frequency Domain Equalization)방식은 OFDM과 유사한 성능을 가지면서 상대적으로 PAPR이 적은 반면 등화기가 복잡하다. 본 논문에서는 SC-FDE시스템을 위한 주파수영역 비례 적응형 등화기를 제안하고, $2GHz\;{\sim}\;10GHz$ 대역의 다양한 채널모델 환경 하에서 성능을 분석함으로 802.11 및 802.16 등에 효과적으로 적용할 수 있음을 제시하였다. 아울러 동일조건의 OFDM시스템과 성능을 비교하여 수렴속도가 빠르고 단말기의 복잡도를 줄일 수 있음을 시뮬레이션을 통해 증명하였다.