• 대한기계학회:학술대회논문집
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• 대한기계학회 2007년도 춘계학술대회A
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• pp.1673-1678
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• 2007

The use of flip-chip type electronic package offers numerous advantages such as reduced thickness, improved environmental compatibility, and downed cost. Despite numerous benefits, flip-chip type packages bare several reliability problems. The most critical issue among them is their electrical performance deterioration upon consecutive thermal cycles attributed to gradual delamination growth through chip and adhesive film interface induced by CTE mismatch driven shear and peel stresses. The electronic package in use is heated continuously by itself. When the crack at a weak site of the electronic package occurs, thermal deformationon the chip side is changed. Therefore, we can measure these micro deformations by using Moire interferometry and find out the crack length.

• Transactions on Electrical and Electronic Materials
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• 제18권6호
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• pp.341-344
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• 2017

Infrared (IR) filters were developed to implement integrated three-dimensional (3D) image sensors that are capable of obtaining both color image and depth information at the same time. The combination of light filters applicable to the 3D image sensor is composed of a modified IR cut filter mounted on the objective lens module and on-chip filters such as IR pass filters and color filters. The IR cut filters were fabricated by inorganic $SiO_2/TiO_2$ multilayered thin-film deposition using RF magnetron sputtering. On-chip IR pass filters were synthetized by dissolving various pigments and dyes in organic solvents and by subsequent patterning with photolithography. The fabrication process of the filters is fairly compatible with the complementary metal oxide semiconductor (CMOS) process. Thus, the IR cut filter and IR pass filter combined with conventional color filters are considered successfully applicable to 3D image sensors.

• 마이크로전자및패키징학회지
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• 제25권1호
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• pp.1-10
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• 2018

최근 플렉서블 OLED, 플렉서블 반도체, 플렉서블 태양전지와 같은 유연전자소자의 개발이 각광을 받고 있다. 유연소자에 밀봉 혹은 봉지(encapsulation) 기술이 매우 필요하며, 봉지 기술은 유연소자의 응력을 완화시키거나, 산소나 습기에 노출되는 것을 방지하기 위해 적용된다. 본 연구는 봉지막(encapsulation layer)이 반도체 칩의 내구성에 미치는 영향을 고찰하였다. 특히 다층 구조 패키지의 칩의 파괴성능에 미치는 영향을 칩의 center crack에 대한 파괴해석을 통하여 살펴보았다. 다층구조 패키지는 폭이 넓어 칩 위로만 봉지막이 덮고있는 "wide chip"과 칩의 폭이 좁아 봉지막이 칩과 기판을 모두 감싸고 있는 "narrow chip"의 모델로 구분하였다. Wide chip모델의 경우 작용하는 하중조건에 상관없이 봉지막의 두께가 두꺼울수록, 강성이 커질수록 칩의 파괴성능은 향상된다. 그러나 narrow chip모델에 인장이 작용할 때 봉지막의 두께가 두껍고 강성이 커질수록 파괴성능은 악화되는데 이는 외부하중이 바로 칩에 작용하지 않고 봉지막을 통하여 전달되기에 봉지막이 강하면 강한 외력이 칩내의 균열에 작용하기 때문이다. Narrow chip모델에 굽힘이 작용할 경우는 봉지막의 강성과 두께에 따라 균열에 미치는 영향이 달라지는데 봉지막의 두께가 작을 때는 봉지막이 없을 때보다 파괴성능이 나쁘지만 강성과 두께의 증가하면neutral axis가 점점 상승하여 균열이 있는 칩이 neutral axis에 가까워지게 되므로 균열에 작용하는 하중의 크기가 급격히 줄어들게 되어 파괴성능은 향상된다. 본 연구는 봉지막이 있는 다층 패키지 구조에 다양한 형태의 하중이 작용할 때 패키지의 파괴성능을 향상시키기 위한 봉지막의 설계가이드로 활용될 수 있다.

• 한국레이저가공학회:학술대회논문집
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• 한국레이저가공학회 2006년도 추계학술발표대회 논문집
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• pp.85-89
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• 2006

• 마이크로전자및패키징학회지
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• 제15권3호
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• pp.53-58
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• 2008

본 연구에서는 상용화된 2.4 GHz 영역대에서 사용되어지는 WiFi용 DPDT(Double Pole Double throw) switch 칩을 laser 비아 가공과 도금 공정을 이용하여 폴리머 기판내에 내장시켜 그 특성을 분석하였으며 통상적으로 실장되는 wire 본딩방식으로 패키징된 기판과 특성차이를 분석 비교하였다. 폴리머는 FR4기판과 아지노 모토사의 ABF(Ajinomoto build up film)를 이용하여 패턴도금법으로 회로를 형성하였다. ABF공정의 최적화를 위해 폴리머의 경화정토를 DSC (Differenntial Scanning Calorimetry) 및 SEM (Scanning Electron microscope)으로 분석하여 경화도에 따라 도금된 구리패턴과의 접착력을 평가하였다. ABF의 가경화도가 $80\sim90%$일 경우 구리층과 최적의 접착강도를 보였으며 진공 열압착공정을 통해 기공(void)없이 칩을 내장할 수 있었다. 내장된 기관과 와이어 본딩된 기판의 측정은 S 파라미터를 이용하여 삽입손실과 반사손실을 비교 분석하였으며 그 결과 삽입손실은 두 경우 유사하게 나타났지만 반사손실의 경우 칩이 내장된 경우 6 GHz 까지 -25 dB 이하로 안정적으로 나오는 것을 확인할 수 있었다.

• 한국정보통신학회논문지
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• 제17권8호
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• pp.1899-1907
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• 2013

본 논문에서는 초미세 패턴으로 구성된 칩-온-필름(Chip-on-Film, COF) 패키징 작업에서 발생하는 결함들을 참조영상에 기초하여 효율적으로 검출하고 분류하는 시스템을 제안한다. COF패키징 제작 과정에서 발생하는 치명적인 결함은 개방(open), 일부개방(mouse bite, near open), 단락(hard short) 및 돌기(protrusion, near short, soft short) 등을 포함한다. 이러한 결함을 검출하기 위해서는 기존에 직접 육안으로 식별하거나 또는 전기회로 설계를 이용하는 방법을 사용하였다. 그러나 이러한 방법은 매우 많은 시간과 고비용이 요구되는 단점이 있다. 본 논문에서는 참조영상을 사용하여 효과적으로 결함유무를 판단하고 결함이 발생되는 경우에 결함의 종류를 4 가지 형태로 분류하는 시스템을 제안한다. 제안방식은 검사영상의 전처리, 관심영역 추출, 지역이진분석에 의한 이물 특징 분석과 분류 등을 포함한다. 수많은 실험을 통해, 제안된 시스템은 초미세 패턴을 가진 COF의 결함 검사 및 분류에 대해 기존의 방식에 비해 시간과 경비를 줄이는데 효과적임을 보인다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 1996년도 추계학술대회 논문집
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• pp.172-176
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• 1996

The rapid structural change of ULSI chip includes minimum features, multilevel interconnection and large diameter wafers. Demands for the advanced chip structure necessitates the development of enhanced deposition, etching and planarization techniques. Planarization refers to a process that make rugged surfaces flat and uniform. One of the emerging technologies for planarization is chemical mechanical polishing(CMP). Chemical and mechanical removal actions occur during CMP, and both appear to be closely interrelated. The purpose of this study is the optimal application of the slurry to the various types of device materials during CMP. We investigates the effect of slurry on CMP characteristics for thermal oxide and sputtered Al blanket wafers. Results from the polishing rate and the uniformity of residual film include mechanical and chemical reactions between several set of slurry and work material.

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2004년도 춘계학술대회 발표 논문집
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• pp.101-107
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• 2004

각종 전자기기의 소형화, 고성능화 요구에 따라 회로 또는 기판의 고집적화에 따른 대안으로 도입된 COF(Chip On Film)공정에서 PI(polyimide)/buffer layer/Cu의 접착력 개선을 목적으로 본 연구가 진행 되었다. 그리고 buffer layer로써 Cr을 증착 할 때 부착력의 개선을 목적으로 개질처리를 할 때는 RF plasma장비를 사용하였다. 실험 변수로는 peel strength에 대한 buffer layer의 종류와 증착시간, 표면 개질처리시 $O_2$/Ar비이다. Buffer layer의 종류에 따른 접착력은 Cr보다 Ni이 우수하였고 peel strength와 Cu THK는 같은 buffer layer의 증착 structure에서 비례 관계를 나타냈으며, Cr의 증착 시간과 Cu의 증착 시간을 변수로 peel strength test한 값은 Cr증착시간이 30초, Cu증착시간이 20분일때 40g/mm로 최적의 접착력이 나타났다. 증착전 PI의 개질 처리시 $O_2$/Ar 유량비에 따른 peel strength값은 $O_2$/Ar유량비가 증가 할수록 향상되었으며, 2/5에서 최고값인 58g/mm가 나타났다. 그 이상에서는 오히려 감소하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.775-778
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• 2010

본 논문에서는 초미세 패턴($24{\mu}m$ 이하의 선폭, $30{\mu}m$ 이하의 피치)을 가진 칩-온-필름(Chip-on-Film, COF)에 발생한 결함을 자동으로 검출할 수 있는 시스템을 제안한다. 개발된 시스템은 COF 패턴으로부터 대표적으로 발생하는 결함들, 즉 개방(open), 단락(hard short), mouse bite(near open) 및 near short(soft short)을 자동으로 신속히 검출할 수 있는 기술이 적용되어 있다. 특히 초미세 패턴의 경우, near open 및 near short과 같은 결함 검출이 불가능한 기존 검출시스템의 문제점을 극복한 기술이 제안되어 있다. 본 논문에서 제안하는 결함 검출 원리는 미세 선의 결함유무에 따른 저항 변화를 자동으로 검출하고, 그 미세한 변화를 좀 더 자세하게 판별하기 위해 고주파 공진기(resonator)를 적용하고 있다. 제안된 시스템은 미세 패턴을 가진 COF 제작 과정에서 발생한 결함을 신속히 검출할 수 있기 때문에 COF 불량 검사에 소요되는 많은 경비를 줄일 수 있으리라 기대한다.

• 자원리싸이클링
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• 제25권1호
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• pp.3-9
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• 2016

요오드용액을 사용하여 노트북 인쇄회로기판 CPU chip 중에 함유된 금을 침출하는 연구를 진행하였다. 150 mesh 이하로 분쇄된 CPU chip을 Iodide/Iodine용액에서 처리한 결과 금의 침출율은 20%로 매우 낮게 나타났다. 이와 같이 낮은 침출율의 원인은 CPU chip 분쇄과정에서 금 입자 표면에 생성된 구리 피막이 침출액과 금의 접촉을 방해하기 때문인 것으로 판단되었다. 한편, CPU chip 분쇄물을 질산용액을 사용하여 전처리 한 후 Iodide/Iodine 용액으로 침출하였을 때 금의 침출율은 약 90%으로 크게 증가하였다. 이 현상을 설명하기 위하여 침출 잔사를 EDS 및 ICP 분석을 통해 관찰한 결과, 금 입자표면에 피복되어 있는 구리의 약 80%가 질산에 의해 제거되었으며 이로 인해 금의 침출율이 향상된 것을 확인할 수 있었다.