• Journal of Communications and Networks
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• 제9권1호
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• pp.50-55
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• 2007

We propose to apply chip interleaving and iterative detection to self-encoded multiple access (SEMA) communications. In SEMA, the spreading code is obtained from user bit information itself without using a pseudo noise code generator. The proposed scheme exploits the inherent diversity in self encoded spread spectrum signals. Chip interleaving not only increases the diversity gain, but also enhances the performance of iterative detection. We employ user-mask and interference cancellation to decouple self-encoded multiuser signals. This paper describes the proposed scheme and analyzes its performance. The analytical and simulation results show that the proposed system can achieve a 3 dB power gain and possess a diversity gain that can yield a significant performance improvement in both Rayleigh and multipath fading channels.

• 한국통신학회논문지
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• 제30권12C호
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• pp.1186-1192
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• 2005

본 논문에서는 주파수 인터리빙이 적용된 다중 반송파-부호 분할 다중 접속 (MC-CDMA: Multicarrier code division multiple access)에서 파일럿 채별 기반의 새로운 채별 추정 기법을 제안한다. 주파수 차원에서 칩 인터리빙 (CI: chip interleaving)된 MC-CDMA 시스템은 일반적인 심별 인터리빙을 적용한 시스템보다 더 큰 주파수 다이버시티 이득을 얻을 수 있는 장점을 가진다. 그러나 CI-MC-CDMA에서는 채널의 상관 대역 내에서 파일럿 채널과 데이터는 서로 직교하지 않으므로 일반적인 파일럿 채널 기반의 채널 추정 기법 (PCCE: pilot channel-based channel estimation)은 사용이 불가능하다. 제안된 채널 추정 기법은 두 개의 연속된 부반송파에서 데이터와 파일럿 채널이 서로 직교성을 유지하도록 시스템 구조를 변경하여 파일럿 채널을 사용하여 적은 연산량으로 정확한 채널 추정을 가능하게 한다.

• 대한전자공학회논문지TC
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• 제41권11호
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• pp.1-7
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• 2004

본 논문에서는 다중 안테나를 사용한 다중 반송파 대역확산 다중접속 (MIMO MC-CDMA) 시스템을 위한 다단계 병렬 널링 및 병렬 부분 간섭 제거 수신기 (MPN-PPIC)를 제안한다. 기존의 V-BLAST 수신기는 널리 알려져 있는 다중 안테나 시스템에 대한 수신 방법으로, 단일 사용자 하향 링크 다중 안테나 MC-CDMA 시스템에 대해서는 어느 정도 좋은 성능을 보이지만, 다중 사용자의 경우에 있어서는 심각한 성능 저하 (error floor)를 보이는 것으로 알려져 있다. 본 논문에서 제안한 수신기는 다중 사용자 환경에서 이러한 성능 저하를 보이지 않으며, 다단계 연산을 통해서 보다 더 나은 성능을 얻을 수 있다. 또한, 제안한 방법은 chip interleaving을 하는 경우, 다단계 연산을 통해 단일 사용자 환경에 대해서도 V-BLAST보다 더 나은 성능을 보인다. 제안한 방법에 대한 이와 같은 성능은 컴퓨터 모의 실험을 통해서 확인해 본다.

• 대한전자공학회논문지SD
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• 제49권3호
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• pp.15-20
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• 2012

본 논문에서는 $0.13{\mu}m$ CMOS 공정을 이용하여 초고속 디지털 인터페이스 응용을 위한 5-Gb/s 광 수신기를 구현하였다. 전치증폭기인 TIA 내에는 낮은 전원전압에서도 동작이 가능한 개선된 RGC 입력구조를 사용하였고, 리미팅 증폭기 내에서는 interleaving 능동피드백 기법 및 소스 디제너레이션 기법을 활용하였다. 이로써, 제안한 광 수신기의 칩 측정결과, $72dB{\Omega}$ 트랜스임피던스 이득, 4.7GHz 대역폭, 및 400mVpp 차동 출력전압 스윙레벨을 얻었다. 또한, 단일 1.2V 전원전압에서 66mW의 낮은 전력을 소모하며, 칩 면적은 $1.6{\times}0.8mm^2$ 이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 춘계학술대회 논문집 에너지변화시스템부문
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• pp.152-155
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• 2009

In high power application, PFC(Power Factor Correction) pre-regulators are generally required. PFC pre-regulators could achieve unity power factor, reduce line input current harmonics and utilize full line power. Interleaving PFC converters could reduce input ripple current, output capacitor ripple current and inductor size. With this closed loop interleaving method, both two phase converters are working at the boundary between continuous and discontinuous mode and accurate 180 degree phase shift is achieved. Implementation of this strategy could be easily integrated to the control chip. Finally, experimental results of a two-phase interleaved boost PFC are presented to verify the discussed features.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2005년도 하계학술대회
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• pp.427-430
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• 2005

A multi-code biorthogonal code keying (MBCK) system consists of multiple waveform coding blocks, and the sum of output codewords is transmitted. Drawback of MBCK is that it requires amplifier with high linearity because its output symbol is multi-level. MBCK with constant amplitude precoding block (CA-MBCK) has been proposed, which guarantees sum of orthogonal codes to have constant amplitude. The precoding block in CA-MBCK is a redundant waveform coder whose input bits are generated by processing the information bits. Redundant bits of constant amplitude coded CA-MBCK are not only used to make constant amplitude signal but also used to improve the BER performance at the receiver. In this paper, we proposed a transmission scheme which combines CA-MBCK with $Q^2PSK$ modulation to improve bandwidth efficiency of CA-MBCK and also uses chip interleaving to maintain a constant amplitude feature of CA-MBCK. bandwidth efficiency of a proposed transmission scheme is increased fourfold. And the BER performance of the scheme is same as that of CA-MBCK.

• 한국통신학회논문지
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• 제30권6C호
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• pp.450-456
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• 2005

In this paper, we propose a high-speed turbo decoding algorithm and present results of its implementation. The latency caused by (de)interleaving and iterative decoding in conventional MAP turbo decoder can be dramatically reduced with the proposed scheme. The main cause of the time reduction is to use radix-4, center to top, and parallel decoding algorithm. The reduced latency makes it possible to use turbo decoder as a FEC scheme in the real-time wireless communication services. However the proposed scheme costs slight degradation in BER performance because the effective interleaver size in radix-4 is reduced to an half of that in conventional method. To ensure the time reduction, we implemented the proposed scheme on a FPGA chip and compared with conventional one in terms of decoding speed. The decoding speed of the proposed scheme is faster than conventional one at least by 5 times for a single iteration of turbo decoding.

• 한국통신학회논문지
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• 제24권10A호
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• pp.1571-1578
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• 1999

본 논문은 Direct Sequence Code Division Multiple Access (DS-CDMA) Wireless Local Loop (WLL) 시스템의 Radio Transceiver Unit (RTU)를 위한 변조기 채널 카드와 변조기 VLSI 칩의 설계 및 구현에 대해서 서술했다. 변조기 채널 카드는 ASIC, FPGA 그리고 DSP를 이용하여 구현하였다. 구현된 변조기 ASIC칩은 ETRI가 제안한 Common Air Interface (CAI) 규격을 따랐고, 동작주파수는 32MHz, 회로의 크기는 40,000 게이트이다. 그리고 $0.6\mu\textrm{m}$ CMOS 공정으로 제작되었다. 본 변조기 ASIC 칩은 4개의 I,Q 채널을 처리할 수 있는 구조로 되어 있고 각 채널은 콘벌루션널 코딩, 블록 인터리빙, 스크램블링, 왈쉬 카버링, Pseudo Noise (PN) 확산 그리고 기저대역 필터링 기능 등을 포함한다. 변조기 채널 카드는 WLL 시스템 내 RTU의 서브 유니트의 하나이며 구현된 변조기 ASIC 및 채널 카드는 실제 WLL 시스템에 실장되어 그 성능 및 기능 요구사항을 만족함을 확인할 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.56-64
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• 2017

In this paper, an advanced ZigBee (AZB) system for internet-of-things (IoT) applications is proposed which can support various data rates from 31.25 Kbps to 2 Mbps, and the implementation results of the AZB baseband processor are presented. Repetition coding for 32-chip direct-sequence spread spectrum (DSSS) symbol is applied for low rates under 250 Kbps to extend the coverage. Convolution coding, puncturing, and interleaving for non-DSSS symbol are performed for high rates from 500 Kbps to 2 Mbps for multi-media services. Simulation results show that the coverage increases at the rate of 51.8-77.3% for various environments compared with IEEE 802.15.4 ZigBee. AZB baseband processor was implemented in 180 nm CMOS process and total gate counts are 260K with the size of $5.8mm^2$.

• Journal of electromagnetic engineering and science
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• 제6권3호
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• pp.147-154
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• 2006

In this paper, we propose and present implementation results of a high-speed turbo decoding algorithm. The latency caused by (de) interleaving and iterative decoding in a conventional maximum a posteriori(MAP) turbo decoder can be dramatically reduced with the proposed design. The source of the latency reduction is come from the combination of the radix-4, dual-path processing, parallel decoding, and rearly-stop algorithms. This reduced latency enables the use of the turbo decoder as a forward error correction scheme in real-time wireless communication services. The proposed scheme results in a slight degradation in bit-error rate(BER) performance for large block sizes because the effective interleaver size in a radix-4 implementation is reduced to half, relative to the conventional method. Fixed on the parameters of N=212, iteration=3, 8-states, 3 iterations, and QPSK modulation scheme, we designed the adaptive high-speed turbo decoder using the Xilinx chip (VIRTEX2P (XC2VP30-5FG676)) with the speed of 17.78 Mb/s. From the results, we confirmed that the decoding speed of the proposed decoder is faster than conventional algorithms by 8 times.