• 대한전자공학회논문지SD
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• 제47권5호
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• pp.31-40
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• 2010

본 논문에서는 IEEE 802.11n 무선 랜 표준용 LDPC 복호기 프로세서를 설계하였다. 설계된 프로세서는 IEEE 802.11n 표준의 블록길이 1,944와 부호화율 1/2의 패리티 검사 행렬을 지원하며, 하드웨어 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였다. 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용하였으며, 이를 통해 기존방법의 메모리 크기의 25%만을 사용하여 구현하였다. 설계된 프로세서를 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 200,400 게이트와 19,400 비트의 메모리로 구현되었으며, 80 MHz@2.5V로 동작하여 약 135 Mbps의 성능을 갖는다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작 검증과 복호성능을 분석하였으며, 이를 통해 설계된 LDPC 복호기의 유용성을 입증하였다.

• 대한전자공학회논문지TE
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• 제42권3호
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• pp.51-56
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• 2005

본 논문에서는 페이딩 채널 환경하에서 OFDM의 BER성능을 개선시키기 위해서 LDPC 부호화된 OFDM 시스템을 제안한다. LDPC 부호는 Sum-Product 알고리즘이나 Belief Propagation 알고리즘으로 알려진 확률적인 전파(Propagation) 알고리즘에 의해서 복호된다. LDPC 부호가 OFDM 시스템에 적용될 때 복호 알고리즘을 수행함에 있어서 복호 횟수를 거듭할수록 성능이 개선된다. 이동통신 시스템에서는, 높은 대역 효율을 요구하므로 다중레벨 변조가 사용된다. 그러나 다중레벨 변조를 갖는 OFDM에 LDPC 부호를 어떠한 방식으로 적용할 것인지에 대해서 명료하지 못하다. 따라서 본 논문에서는 MPSK를 사용한 LDPE Coded OFDM 시스템에 대한 복호 알고리즘에 대해서 언급한다. AWGN 채널 환경과 레일리 페이딩 채널 환경에서의 시뮬레이션 결과는 작은 반복 횟수에 대해서 좋은 BER 성능을 나타낸다.

• 한국통신학회논문지
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• 제34권5C호
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• pp.498-504
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• 2009

Low-density parity-check (LDPC) 부호의 복호에는 성능이 좋은 합곱 알고리즘(sum-product algorithm; SPA)과 하드웨어가 간단한 비트 반전(bit-flipping; BF) 알고리즘이 많이 쓰이고 있다. 본 논문은 이들 두 가지 방법의 장점을 가지는 저복잡도 고성능 복호 알고리즘을 제안한다. 본 제안된 유연 비트 반전(soft bit-flipping) 알고리즘은 비트와 체크 노드 사이에 전달되는 메시지를 계산하는 데 단순한 비교와 덧셈 연산만을 필요로 하며 연산량이 적다는 장점이 있다. 또한 연산이 완료된 메시지의 활용률을 높이고 비균등 양자화(non-uniform quantization)를 채용하여 1000 내외의 부호 길이에서 SPA 에 0.4dB 근접하는 신호대 잡음비(signal-to-noise ratio)를 달성하였다. 본 논문에서 제안된 알고리즘을 이용하면, 행 무게(row weight)와 열 무게(column weight)가 높아서 종래의 SPA로 구현하기 어려웠던 부호를 비교적 좋은 오율 성능을 유지하면서 실용적으로 구현할 수 있다.

• 전자공학회논문지
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• 제53권4호
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• pp.48-58
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• 2016

본 논문은 GF(64) (160,80) 정규 (2,4) 비이진 LDPC 코드 복호기를 위한 높은 처리량의 병렬 아키텍처를 제안한다. 복호기의 복잡도를 낮추기 위해 체크 노드와 변수 노드의 차수가 작은 코드를 사용하며 뛰어난 에러 정정 성능을 위해 높은 위수의 유한체에서 정의된 코드를 사용한다. 본 논문은 Fully-parallel 아키텍처를 설계하고 체크 노드와 변수 노드를 interleaving하여 복호기의 데이터 처리량을 향상시켰다. 또한 체크 노드의 초기화 지연을 단축시킬 수 있는 조기 분류 기법을 제안하여 데이터 처리량을 추가로 향상시켰다. 제안된 복호기는 1 iteration에 37사이클이 소요되며 625MHz 동작주파수에서 1402Mbps의 데이터 처리량을 갖는다.

• 대한전자공학회논문지TC
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• 제45권2호
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• pp.37-43
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• 2008

LDPC 복호기의 성능과 하드웨어 복잡도는 양자화 과정의 설계 변수인 클리핑 임계치(clipping threshold) $c_{th}$와 양자화 비트 수 q, 그리고 복호과정의 최대 반복 횟수에 의존한다. 본 논문에서는 이상적인 Min-Sum 알고리즘과 양자화된 Min-Sum 알고리즘을 비교하기 위해서 시뮬레이션을 통해 클리핑 임계치 $c_{th}$와 양자화 비트 수 q에 따른 LDPC 부호의 비트 오율 성능을 평가하였다. 시뮬레이션 결과 클리핑 임계치 $c_{th}=2.5$, 양자화 비트 수 q=6일 경우에 이상적인 Min-Sum 알고리즘에 가장 근접한 비트 오율이 나타남을 확인할 수 있었다. 또한 반복 횟수의 통계적 분석을 통한 반복 횟수의 확률 밀도 함수를 이용하여 q와 반복 횟수에 따른 복호 복잡도를 계산하고, 부호어 에러율(word error rate; WER) 성능을 추정하였다. 이상의 결과는 LDPC 복호기 설계에서 부호의 성능과 복호 복잡도 사이의 절충을 위해 사용될 수 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권1호
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• pp.8-14
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• 2013

A low density parity check (LDPC) decoder provides a most powerful error control capability for mobile communication devices and storage systems, due to its performance being close to Shannon's limit. In this paper, we introduce an efficient overlapped LDPC decoding algorithm using a upper dual-diagonal parity check matrix structure. By means of this algorithm, the LDPC decoder can concurrently execute parts of the check node update and variable node update in the sum-product algorithm. In this way, we can reduce the number of clock cycles per iteration as well as reduce the total latency. The proposed decoding structure offers a very simple control and is very flexible in terms of the variable bit length and variable code rate. The experiment results show that the proposed decoder can complete the decoding of codewords within 70% of the number of clock cycles required for a conventional non-overlapped decoder. The proposed design also reduces the power consumption by 33% when compared to the non-overlapped design.

• 대한전자공학회논문지TC
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• 제41권4호
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• pp.11-16
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• 2004

본 논문에서는 min-sum 반복복호를 위한 효과적인 반복복호 중단 알고리즘을 제안한다. 이전까지 소개된 반복복호 중단 알고리즘이 상호정보량을 바탕으로 중단시점을 판단하는데 비하여 제안된 알고리즘은 트렐리스 상에서 복호된 결과가 유효한 시퀀스인가를 판단하여 복호중단 시점을 결정한다. 제안된 반복톡호 알고리즘을 3GPP 터보부호와 직렬결합 길쌈부호에 적용하여 반복복호의 계산량과 필요한 메모리의 양이 크게 줄어드는 것을 나타내었다.

• 융합신호처리학회논문지
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• 제11권3호
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• pp.226-231
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• 2010

본 논문에서는 희소 패리티 검사 행열로부터 생성된 생성행열을 사용하여 에러 정정능력과 높은 부호율을 갖는 DC-free 다중 모드 부호를 구성하기 위한 새로운 부호화 기법을 제안 한다. 제안된 기법은 별개의 후보 부호워드들을 생성하기 위해 고속 생성행열들을 이용한다. 복호 과정의 복잡도는 수신된 부호워드의 신드롬이 ‘0’인지 아닌지에 따라 결정된다. 만약 신드롬이 ‘0’ 인 경우 복호는 수신된 부호워드의 잉여 비트들을 삭제하여 간단히 수행되고, ‘1’인 경우에는 합곱 (sum-product) 알고리즘으로 복호가 이루어진다. 제안된 기법은 DC 성분을 억압하면서도 낮은 비트 오율을 가질 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.486-489
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• 2010

IEEE 802.11n WLAN 표준의 블록길이 1,944비트, 부호화율 1/2을 지원하는 layered LDPC 복호기 프로세서를 설계하였다. 하드웨어 복잡도 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였으며, 최소합 알고리듬의 특징을 이용하여 검사노드 메모리의 용량을 기존의 방법보다 75% 감소시켰다. 설계된 프로세서는 200,400 게이트와 19,400비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx사의 Virtex-4 FPGA XC4vlx25 디바이스로 합성한 결과 120 MHz 클록으로 동작하여 약 200 Mbps의 성능을 나타내었다.

• 전기학회논문지P
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• 제59권1호
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• pp.53-57
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• 2010

Low-density parity-check (LDPC) codes with belief-propagation (BP) algorithm achieve a remarkable performance close to the Shannon limit at reasonable decoding complexity. Conventionally, each iteration in decoding process contains two steps, the horizontal step and the vertical step. In this paper, an efficient implementation of the adaptive offset min-sum (AOMS) algorithm for decoding LDPC codes using the single-step method is proposed. Furthermore, the performances of the AOMS algorithm compared with belief-propagation (BP) algorithm are investigated. The algorithms using the single-step method reduce the implementation complexity, speed up the decoding process and have better efficiency in terms of memory requirements.