• Journal of information and communication convergence engineering
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• 제9권6호
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• pp.738-742
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• 2011

This paper has studied drain induced barrier lowering(DIBL) for Double Gate MOSFET(DGMOSFET) using analytical potential model. Two dimensional analytical potential model has been presented for symmetrical DGMOSFETs with process parameters. DIBL is very important short channel effects(SCEs) for nano structures since drain voltage has influenced on source potential distribution due to reduction of channel length. DIBL has to be small with decrease of channel length, but it increases with decrease of channel length due to SCEs. This potential model is used to obtain the change of DIBL for DGMOSFET correlated to channel doping profiles. Also device parameters including channel length, channel thickness, gate oxide thickness and doping intensity have been used to analyze DIBL.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권2호
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• pp.170-177
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• 2008

In the present work a methodology to minimize short channel effects (SCEs) by modulating the effective channel length is proposed to design 25 nm single and double gate-source/drain underlap MOSFETs. The analysis is based on the evaluation of the ratio of effective channel length to natural/ characteristic length. Our results show that for this ratio to be greater than 2, steeper source/drain doping gradients along with wider source/drain roll-off widths will be required for both devices. In order to enhance short channel immunity, the ratio of source/drain roll-off width to lateral straggle should be greater than 2 for a wide range of source/drain doping gradients.

• 반도체디스플레이기술학회지
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• 제8권2호
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• pp.43-47
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• 2009

Glass forming technology is used to form channels of external electrode flat fluorescent lamps (FFL). The efficiency of FFL depends on the number and the length of the channels. Five FFLs with same size ($300\;mm{\times}80\;mm$), different channel number, and different channel length were fabricated. The electrical and optical characteristics of 5 FFLs were evaluated. It was found that the FFL with one channel with its channel length of 1,110 mm and channel width of 7 mm corner width was shown to have the highest efficiency at room temperature operation.

• ETRI Journal
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• 제46권3호
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• pp.392-403
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• 2024

Even though generalized frequency division multiplexing is an alternative waveform method expected to replace the orthogonal frequency division multiplexing in the future, its implementation must alleviate channel effects. Least-squares (LS), a low-complexity channel estimation technique, could be improved by using the discrete Fourier transform (DFT) without increasing complexity. Unlike the usage of the LS method, the DFT-based method requires the receiver to know the channel impulse response (CIR) length, which is unknown. This study introduces a simple, yet effective, CIR length estimator by utilizing LS estimation. As the cyclic prefix (CP) length is commonly set to be longer than the CIR length, it is possible to search through the first samples if CP is larger than a threshold set using the remaining samples. An adaptive scale is also designed to lower the error probability of the estimation, and a simple signal-to-interference-noise ratio estimation is also proposed by utilizing a sparse preamble to support the use of the scale. A software simulation is used to show the ability of the proposed system to estimate the CIR length. Due to shorter CIR length of rural area, the performance is slightly poorer compared to urban environment. Nevertheless, satisfactory performance is shown for both environments.

• 한국정보통신학회논문지
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• 제19권6호
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• pp.1399-1404
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• 2015

본 연구에서는 비대칭 이중게이트 MOSFET의 채널길이와 채널두께의 비에 따른 드레인 유도 장벽 감소 현상의 변화에 대하여 분석하고자한다. 드레인 전압이 소스 측 전위장벽에 영향을 미칠 정도로 단채널을 갖는 MOSFET에서 발생하는 중요한 이차효과인 드레인 유도 장벽 감소는 문턱전압의 이동 등 트랜지스터 특성에 심각한 영향을 미친다. 드레인 유도 장벽 감소현상을 분석하기 위하여 포아송방정식으로부터 급수형태의 전위분포를 유도하였으며 차단전류가 10^-7 A/m일 경우 비대칭 이중게이트 MOSFET의 상단게이트 전압을 문턱전압으로 정의하였다. 비대칭 이중게이트 MOSFET는 단채널 효과를 감소시키면서 채널길이 및 채널두께를 초소형화할 수 있는 장점이 있으므로 본 연구에서는 채널길이와 두께 비에 따라 드레인 유도 장벽 감소를 관찰하였다. 결과적으로 드레인 유도 장벽 감소현상은 단채널에서 크게 나타났으며 하단게이트 전압, 상하단 게이트 산화막 두께 그리고 채널도핑 농도 등에 따라 큰 영향을 받고 있다는 것을 알 수 있었다.

• 전기전자학회논문지
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• 제20권3호
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• pp.330-332
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• 2016

본 연구에서는 8와 $100{\mu}m$의 채널 길이를 가지는 밴더블 a-Si:H 박막 트랜지스터를 제작하고, 밴딩 스트레인에 따른 전기적 특성변화를 측정하였다. 1.69%의 밴딩 스트레인에서 $8{\mu}m$ 채널 길이를 가지는 박막트랜지스터는 문턱 전압이 5.25 V까지 이동하였으나 $100{\mu}m$ 채널 길이를 가지는 박막트랜지스터는 전기적 특성 변화 없이 안정적으로 동작하였다.

• 한국정보통신학회논문지
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• 제20권7호
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• pp.1311-1316
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• 2016

본 연구에서는 단채널 비대칭 이중게이트 MOSFET의 채널길이에 따른 문턱전압이동에 터널링전류가 미치는 영향을 분석하고자 한다. 채널길이가 10 nm 이하로 감소하면 터널링 전류는 급격히 증가하여 문턱전압이동 등 2차효과가 발생한다. 단채널 효과를 감소시키기 위하여 개발된 비대칭 이중게이트 MOSFET의 경우에도 터널링 전류에 의한 문턱전압이동은 무시할 수 없게 된다. 차단전류는 열방사전류와 터널링 전류로 구성되어 있으며 채널길이가 작아질수록 터널링전류의 비율은 증가한다. 본 연구에서는 터널링 전류를 분석하기 위하여 WKB(Wentzel-Kramers-Brillouin) 근사를 이용하였으며 채널 내 전위분포를 해석학적으로 유도하였다. 결과적으로 단채널 비대칭 이중게이트 MOSFET에서는 채널길이 가 작아질수록 터널링 전류의 영향에 의한 문턱전압이동이 크게 나타나고 있다는 것을 알 수 있었다. 특히 하단게이트 전압 등에 따라 터널링 전류에 의한 문턱전압 값은 변할지라도 문턱전압이동은 거의 일정하였다.

• 전자공학회논문지A
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• 제32A권8호
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• pp.126-132
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• 1995

The electrical stress of short channel polycrystalline silicon (poly-Si) thin film transistor (TFT) has been investigated. The device characteristics of short channel poly-Si TFT with 5$\mu$m channel length has been observed to be significantly degraded such as a large shift in threshold voltage and asymmetric phenomena after the electrical stress. The dominant degradation mechanism in long channel poly-Si TFT's with 10$\mu$m and 20$\mu$m channel length respectively is charage trappling in gate oxide while that in short channel device with 5.mu.m channel length is defect creation in active poly-Si layer. We propose that the increased defect density within depletion region near drain junction due to high electric field which could be evidenced by kink effect, constitutes the important reason for this significant degradation in short channel poly-Si TFT. The proposed model is verified by comparing the amounts of the defect creation and the charge trapping from the strechout voltage.

• 한국전기전자재료학회논문지
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• 제20권1호
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• pp.47-52
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• 2007

Organic field-effect transistors (OFETS) are of interest for use in widely area electronic applications. We fabricated a copper phthalocyanine (CuPc) based field-effect transistor with varying channel length. The CuPc FET device was made a top-contact type and the channel length was a $100\;{\mu}m,\;50\;{\mu}m,\;40\;{\mu}m,\;and\;30\;{\mu}m$ and the channel width was a fixed at 3 mm. We observed a typical current-voltage (I-V) characteristics in CuPc FET with varying channel length (L) and we calculated the effective mobility. Also, we measured a capacitance-voltage (C-V) by applied bias voltage with varying frequency at 43, 100, 1000 Hz.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.240.1-240.1
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• 2013

본 연구에서는 Symmetric NMOSFET의 channel length에 따른 전기적 특성 분석에 관한 연구를 진행하였다. 특성 분석에 사용된 소자의 Gate oxide 두께는 6 nm 이며, 채널 Width/Length는 각각 10/10 ${\mu}m$, 10/0.2 ${\mu}m$ 이다. Drain Avalanche Hot Carrier(DAHC) 테스트를 진행하기 위하여 각각 스트레스 조건을 추출하였고, 조건에 해당되는 스트레스를 1700초 동안 인가하였다. 스트레스 후, Channel length가 10 ${\mu}m$과 0.2 ${\mu}m$인 두 소자의 특성을 측정, 분석결과 10 ${\mu}m$의 소자의 경우 문턱전압(VT)과 Subthreshold swing (SS)의 변화가 없었지만 0.2 ${\mu}m$의 소자의 경우 0.42V의 (from 0.67V to 1.09V) 문턱전압 변화 (VTH)와 71 mV/dec (from 79 mV/dec to 150 mV/dec))의 Swing (SS)변화를 보여 스트레스 후에 Interface trap이 증가하였음을 알 수 있다. off-state leakage current를 측정 결과 0.2 ${\mu}m$ 의 경우 leakage current의 양이 증가하였음을 알 수 있고 이는 드레인 부근에 증가된 interface trap에 의한 현상으로 판단된다. 상기 결과와 같이 DAHC 스트레스에 의한 소자의 열화 현상은 Channel length가 짧을수록 더 크게 의존하는 것을 확인하였다.