• 전기전자학회논문지
• /
• 제23권1호
• /
• pp.35-43
• /
• 2019

본 논문은 10비트 비동기 SAR ADC에 사용되는 CDAC의 선형성을 개선하기 위한 커패시터 자체 보정 기법을 제안한다. 제안된 커패시터 자체 보정 기법은 10비트 CDAC의 상위 5비트의 각각의 커패시터의 값이 하위 커패시터의 값들의 합과 같아지도록 수행된다. Behavioral 시뮬레이션의 결과에 의하면, CDAC의 커패시터의 최대 부정합 오류가 4%일 때, 제안한 커패시터 자체 보정 기법은 DNL과 INL를 각각 -0.810/+0.194LSB와 -0.832/+0.832LSB에서 -0.235/+0.178LSB와 -0.227/ +0.227LSB로 개선시킨다. 1.2V 공급전압과 110nm CMOS 공정을 이용하여 제작된 10비트 비동기 SAR ADC의 면적과 전력소모는 각각 $0.205mm^2$와 1.25mW이다. 20MS/s의 샘플율과 96.13kHz 입력 주파수에 대해 제안한 10비트 비동기 SAR ADC의 측정된 ENOB는 9.194비트이다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제1권1호
• /
• pp.20-30
• /
• 2001

A 1.8V $650{\;}\textrm{mm}^2$ 4Gb DRAM having $0.10{\;}\mu\textrm{m}^2$ cell size has been successfully developed using 0.11 $\mu\textrm{m}$DRAM technology. Considering manufactur-ability, we have focused on developing patterning technology using KrF lithography that makes $0.11{\;}\mu\textrm{m}$ DRAM technology possible. Furthermore, we developed novel DRAM technologies, which will have strong influence on the future DRAM integration. These are novel oxide gap-filling, W-bit line with stud contact for borderless metal contact, line-type storage node self-aligned contact (SAC), mechanically stable metal-insulator-silicon (MIS) capacitor and CVD Al process for metal inter-connections. In addition, 80 nm array transistor and sub-80 nm memory cell contact are also developed for high functional yield as well as chip performance. Many issues which large sized chip often faces are solved by novel design approaches such as skew minimizing technique, gain control pre-sensing scheme and bit line calibration scheme.

• 대한전자공학회논문지SD
• /
• 제48권9호
• /
• pp.13-21
• /
• 2011

본 논문에서는 MEMS 용량형 각속도 센서용 프로그래머블 CMOS 인터페이스 회로를 제작하고, 이를 MEMS 센싱 엘리먼트와 결합하여 평가하였다. 본 회로는 10 bit 프로그래머블 캐패시터 어레이 를 이용한 전하 증폭기, 오프셋 미세 조정을 위한 9 비트 DAC, 출력 민감도의 미세 조정을 위한 10 비트 PGA를 내장하여, 오프셋 및 민감도 오차를 정밀 조정할 수 있다. 제작 결과 자동 이득 제어 회로를 포함한 자가 발진 루프의 정상 동작을 확인하였다. 오프셋 오차와 민감도 오차는 각각 0.36%FSO 와 0.19%FSO 로 측정되었으며, 잡음 등가 해상도와 바이어스 불안정도는 각각 0.016 deg/sec 와 0.012 deg/sec 으로 평가되었다. 본 회로의 조정 기능을 이용하여 MEMS 용량형 각속도 센서의 기생 용량으로 인하여 발생되는 출력 오프셋 및 출력 민감도의 산포를 감소시킬 수 있으며, 이는 센서의 양산성 및 수율 향상에 크게 기여할 수 있을 것으로 기대된다.

• 전자공학회논문지SC
• /
• 제40권1호
• /
• pp.19-29
• /
• 2003

본 논문에서는 기존의 방법과는 달리 4 단계의 보정 기법을 적용하여 미세한 적외선 (infrared : IR) 신호를 검출해내는 비냉각 적외선 센서 어레이를 위한 CMOS 신호 검출회로를 제안한다. 제안하는 신호 검출회로는 11 비트의 A/D 변환기 (analog-to digital converter : ADC)와 7 비트의 D/A 변환기(digital to-analog converter : DAC), 그리고 자동 이득 조절 회로 (automatic gain control circuit : AGC)로 구성되며, 비냉각 센서 어레이를 동작시키는 DC 바이어스 전류 성분, 화소간의 특성 차이에 의한 변화 성분과 자체 발열 (self-heating)에 의한 변화 성분을 포함하는 적외선 센서 어레이의 출력 신호로부터 미세한 적외선 신호 성분만을 선택적으로 얻어낸다. 제안하는 A/D 변환기에서는 병합 캐패시터 스위칭(merged-capacitor switching : MCS) 기법을 적용하여 면적 및 전력 소모를 최소화하였으며, D/A 변환기에서는 출력단에 높은 선형성을 가지는 전류 반복기를 사용하여 화소간의 특성 차이에 의한 변화 성분과 자체 발열에 의한 변화 성분을 보정할 수 있도록 하였다. 시제품으로 제작된 신호 검출회로는 1.2 um double-poly double-metal CMOS 공정을 사용하였으며, 4.5 V 전원전압에서 110 ㎽의 전력을 소모한다. 제작된 시제품으로부터 측정된 검출회로의 differential nonlinearity (DNL)와 integral nonlinearity (INL)는 A/D 변환기의 경우 11 비트의 해상도에서 ±0.9 LSB와 ±1.8 LSB이며, D/A 변환기의 경우 7비트의 해상도에서 ±0.1 LSB와 ±0.1 LSB이다.