Journal of IKEEE (전기전자학회논문지)

Institute of Korean Electrical and Electronics Engineers (한국전기전자학회)
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A 10-bit 20-MS/s Asynchronous SAR ADC using Self-calibrating CDAC

자체 보정 CDAC를 이용한 10비트 20MS/s 비동기 축차근사형 ADC

  • Youn, Eun-ji (Department of Electronics Engineering, Kumoh National Institute of Technology) ;
  • Jang, Young-Chan (Department of Electronics Engineering, Kumoh National Institute of Technology)
  • Received : 2019.02.23
  • Accepted : 2019.03.20
  • Published : 2019.03.31
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Abstract

A capacitor self-calibration is proposed to improve the linearity of the capacitor digital-to-analog converter (CDAC) for an asynchronous successive approximation register (SAR) analog-to-digital converter (ADC) with 10-bit resolution. The proposed capacitor self-calibration is performed so that the value of each capacitor of the upper 5 bits of the 10-bit CDAC is equal to the sum of the values of the lower capacitors. According to the behavioral simulation results, the proposed capacitor self-calibration improves the performances of differential nonlinearity (DNL) and integral nonlinearity (INL) from -0.810/+0.194 LSBs and -0.832/+0.832 LSBs to -0.235/+0.178 LSBs and -0.227/+0.227 LSBs, respectively, when the maximum capacitor mismatch of the CDAC is 4%. The proposed 10-bit 20-MS/s asynchronous SAR ADC is implemented using a 110-nm CMOS process with supply of 1.2 V. The area and power consumption of the proposed asynchronous SAR ADC are $0.205mm^2$ and 1.25 mW, respectively. The proposed asynchronous SAR ADC with the capacitor calibration has a effective number of bits (ENOBs) of 9.194 bits at a sampling rate of 20 MS/s about a $2.4-V_{PP}$ differential analog input with a frequency of 96.13 kHz.

본 논문은 10비트 비동기 SAR ADC에 사용되는 CDAC의 선형성을 개선하기 위한 커패시터 자체 보정 기법을 제안한다. 제안된 커패시터 자체 보정 기법은 10비트 CDAC의 상위 5비트의 각각의 커패시터의 값이 하위 커패시터의 값들의 합과 같아지도록 수행된다. Behavioral 시뮬레이션의 결과에 의하면, CDAC의 커패시터의 최대 부정합 오류가 4%일 때, 제안한 커패시터 자체 보정 기법은 DNL과 INL를 각각 -0.810/+0.194LSB와 -0.832/+0.832LSB에서 -0.235/+0.178LSB와 -0.227/ +0.227LSB로 개선시킨다. 1.2V 공급전압과 110nm CMOS 공정을 이용하여 제작된 10비트 비동기 SAR ADC의 면적과 전력소모는 각각 $0.205mm^2$와 1.25mW이다. 20MS/s의 샘플율과 96.13kHz 입력 주파수에 대해 제안한 10비트 비동기 SAR ADC의 측정된 ENOB는 9.194비트이다.

Keywords

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Fig. 1. Proposed asynchronous SAR ADC (a) block diagram (b) timing diagram. 그림 1. 제안하는 비동기 SAR ADC (a) 블록도 (b) 타이밍도

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Fig. 2. Linearity of CDAC (a) case of smaller capacitor for MSB than sum of capacitors for LSBs (b) case of larger capacitor for MSB than sum of capacitors for LSBs (c) concept for improvement of linearity. 그림 2. CDAC의 선형성 그래프 (a) MSB의 커패시터가 하위 커패시터들의 합보다 작은 경우 (b) MSB 커패시터가 하위 커패시터들의 합보다 큰 경우 (c) 제안하는 커패시터 보정 기법의 개념.

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Fig. 3. Simulation results for linearity of CDAC. 그림 3. CDAC의 선형성을 위한 시뮬레이션 결과

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Fig. 4. Flow of calibration for upper 5-bit capacitors of CDAC. 그림 4. CDAC의 상위 5비트 커패시터를 보정하는 커패시터 보정 흐름도

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Fig. 6. Simulation results of capacitor self-calibration (a) when CAP_CAL[2:0] is less than optimal CAP_CAL[2:0] (b) when CAP_CAL[2:0] is optimal. 그림 6. 커패시터 자체 보정의 시뮬레이션 결과 (a) CAP_CAL[2:0]이 최적의 CAP_CAL[2:0]보다 작은 경우 (b) 최적의 CAP_CAL[2:0]의 경우

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Fig. 7. Behavioral simulation results (a) w/o capacitor self-calibration (b) w/ capacitor self-calibration. 그림 7. Behavioral 시뮬레이션 결과 (a) 커패시터 자체 보정 기법을 적용하지 않은 경우 (b) 커패시터 자체 보정 기법을 적용한 경우

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Fig. 8. Proposed CDAC structure. 그림 8. 제안하는 CDAC 구조

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Fig. 9. Circuit diagram of comparator including replica comparator. 그림 9. 레플리카 비교기를 포함한 비교기의 회로도

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Fig. 10. Photograph and layout of implemented chip. 그림 10.제작된 칩의 사진과 레이아웃

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Fig. 11. Measured static performance according to capacitor self-calibration (a) case that capacitor self-calibration code is applied when the capacitor mismatch is assumed to be at least 0% to 20%. (b) after applying capacitor self-calibration. 그림 11. 커패시터 자체 보정에 따른 측정된 정적특성 그래프 (a) 커패시터 부정합을 최소 0%에서 최대 20%로 가정할 때의 커패시터 보정 코드를 인가한 경우 (b) 커패시터 자체 보정 기법 적용 후.

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Fig. 12. Measured power spectrum of ADC output @ fsample=20MHz, fin=96.13kHz. 그림 12. 측정된 ADC 출력의 주파수 스펙트럼 @ fsample=20MHz, fin=96.13kHz.

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Fig. 13. Dynamic performance (SNDR and ENOB) of ADC according to frequency change of analog input. 그림 13. 아날로그 입력신호의 주파수에 변화에 따른 ADC의 동적 특성 (SNDR과 ENOB).

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Fig. 5. (a) VDAC voltage when each correction code is applied to CDAC in step 1 (b) criterion for determining optimal CAP_CAL [2: 0]. 그림 5. (a) Step1에서 각각의 보정용 코드를 CDAC에 인가 하여 출력되는 VDAC 전압 (b) 최적의 CAP_CAL[2:0]을 판단하는 기준

Table 1. Capacitors of designed CDAC. 표 1. 설계된 CDAC의 커패시터

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Table 2. Performance of proposed 10-bit 20-MS/s asynchronous SAR ADC. 표 2. 제안된 10비트 20MS/s 비동기 SAR ADC의 특성

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References

  1. W.-Y. Pang, C.-S. Wang, Y.-K. Chang, N.-K. Chou, and C.-K. Wang, "10-bit 500-KS/s low power SAR ADC with splitting capacitor for biomedical applications," IEEE ASSCC Tech. Papers, pp. 149-52, 2009. DOI: 10.1109/ASSCC.2009.5357200
  2. C.-C. Liu, S.-J. Chang, G.-Y. Huang, and Y.-Z. Lin, "10-bit 50-MS/s SAR ADC with a monotonic capacitor switching procedure," IEEE J. Solid-State Circuits, vol. 45, no. 4, pp. 731-740, 2010. DOI: 10.1109/JSSC.2010.2042254
  3. Y. Zhu, C.-H. Chan, U.-F. Chio, S.-W. Sin, S.-P. U, and R. P. Martins, "A 10-bit 100-MS/s Reference-Free SAR ADC in 90 nm CMOS," IEEE J. Solid-State circuits, vol. 45, no. 6, pp. 1111-1121, 2010. DOI: 10.1109/JSSC.2010.2048498
  4. G.-Y. Huang, S.-J. Chang, C.-C. Liu, and Y.-Z. Lin, "10-bit 30-MS/s SAR ADC using switchback switching method," IEEE Transactions on VLSI Systems, vol. 21, no. 3, pp. 584-588, 2013. DOI: 10.1109/TVLSI.2012.2190117
  5. H.-S. Lee, D. A. Hodges, and P. R. Gray, "A Self-Calibrating 15 Bit CMOS A/D Converter," IEEE J. Solid-State circuits, vol. sc-19, no. 6, pp. 813-819, 1984. DOI: 10.1109/JSSC.1984.1052231
  6. J.-Y. Um, Y.-J. Kim, E.-W. Song, J.-Y. Sim, and H.-J. Park, "A Digital-Domain Calibration of Split-Capacitor DAC for a Differential SAR ADC Without Additional Analog Circuit," IEEE Transactions on circuit and systems, vol. 60, no. 11, pp. 2845-2856, 2013. DOI: 10.1109/TCSI.2013.2252475
  7. E. Youn and Y.-C. Jang, "12-bit 20M-S/s SAR ADC using C-R DAC and Capacitor Calibration," IEEE ISOCC, pp. 1-2, 2018. DOI: 10.1109/ISOCC.2018.8649894
  8. S.-M. Park, Y.-H. Jeong, Y.-J. Hwang, P.-H. Lee, Y.-W. Kim, J. Son, H.-Y. Lee, and Y.-C. Jang, "A 10-bit 20-MS/s Asynchronous SAR ADCwith Meta-stability Detector using Replica Comparators," IEICE transaction on Electronics, vol. E99-C, no. 6, pp. 651-654, 2016. DOI: 10.1587/transele.E99.C.651