• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 하계학술대회 논문집 D
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• pp.2684-2686
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• 2001

In order to utilize cache in multiprocessor system, cache coherence problem must be handled. Central directory scheme is one of hardware-assisted cache coherence solutions. The goal of this paper was not only to propose some special methods needed to apply central directory scheme to the specific multiprocessor system based on Intel486 microprocessors but also to design central directory unit for cache coherence of the target system. The problems of arbitrating several requests from processors, storing the cache information, and generating control signals for cache line fill and snoop cycle were solved.

• 한국정보처리학회논문지
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• 제2권5호
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• pp.757-767
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• 1995

본 논문에서는 분리형 트랜잭션 버스를 기반으로한 다중 프로세서 환경하에서 MESI와I-MESI 캐쉬 일관성 유지 프로토콜의 문제점을 개선한 MI-MESI 쓰기-무효화 스누핑 캐쉬 일관성 유지 프로토콜을 제시한다. 이 프로토콜에서 각 캐쉬 블럭은 여섯 개의 캐쉬 상태 즉, Modified-shared, Invalid-by-other, Modified, Exclusive, Shared 및 Invalid 상태중의 하나를 유지하여, 기존의 MESI와데 I-MESI 캐쉬 일관성 유지 프 로토콜에서 발생하는 불필요한 메모리 모듈의 갱신과 메모리 모듈에서의 접근 충돌을 크게 줄여서 빠른 메모리 접근 시간을 제공할 수 있다.

• 전기전자학회논문지
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• 제8권2호
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• pp.207-215
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• 2004

계층버스 다중처리기 시스템에서 캐시 일관성 프로토콜은 시스템 성능에 영향을 준다. 특정 캐시 일관성 프로토콜 하에서 시스템의 성능은 버스의 대역폭 및 메모리크기, 메모리 블록의 크기에 따라 영향을 받는다. 따라서 시스템 성능에 영향을 미치는 요소들에 대한 민감도 분석이 필요하다. 본 논문에서는 계층버스 다중처리기에 캐시 일관성 프로토콜을 적용하고, 프로토콜에서 정의된 상태가 나타날 확률을 구하였다. 구해진 확률값을 분석적 모델에 적용하여 시뮬레이션을 하였다. 그리고 시뮬레이션 결과를 기반으로 시스템의 성능에 영향을 미치는 요소에 대한 민감도 분석을 하였다.

• 반도체디스플레이기술학회지
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• 제23권1호
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• pp.65-70
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• 2024

Direct cache-to-cache transfer has been studied to reduce the latency and bandwidth consumption related to the shared data in multiprocessor system. Even though these studies lead to meaningful results, they assume that caches consist of SRAM. For example, if the system employs the non-volatile memory, the one of the most important parts to consider is to decrease the number of write operations. This paper proposes a hybrid write avoidance cache coherence protocol that considers the hybrid cache architecture. A new state is added to finely control what is stored in the non-volatile memory area, and experimental results showed that the number of writes was reduced by about 36% compared to the existing schemes.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2015년도 추계학술발표대회
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• pp.740-743
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• 2015

The increasing complexity of integrated circuits and IP-based hardware designs have created the risk of hardware Trojans. This paper introduces a new type of threat, the coherence-exploiting hardware Trojan. This Trojan can be maliciously implanted in master components in a system, and continuously injects memory read transactions on to bus or main interconnect. The injected traffic forces the eviction of cache lines, taking advantage of cache coherence protocols. This type of Trojans insidiously slows down the system performance, incurring Denial-of-Service (DoS) attack. We used Xilinx Zynq-7000 device to implement and evaluate the coherence-exploiting Trojan. The malicious traffic was injected through the AXI ACP interface in Zynq-7000. Then, we collected the L2 cache eviction statistics with performance counters. The experiment results reveal the severe threats of the Trojan to the system performance.

• Journal of Communications and Networks
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• 제9권1호
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• pp.43-49
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• 2007

The implementation of client polling as a weak cache coherence mechanism has two major drawbacks: Firstly, the cache may return a stale copy if the object is changed in the origin server while the cached copy is considered valid. Secondly, the cache can invalidate a cached copy that is still valid in the server. Therefore, we propose a multilevel pre-fetching (MLP) in conjunction with the client polling to refine these drawbacks. MLP is introduced to improve the level of freshness among the cached objects. The simulation results presented in this paper show that the proposed MLP significantly minimizes the number of stale objects and reduces the invalidation messages sent out to the server, i.e., increase the cache HIT rate.

• 한국정보처리학회논문지
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• 제7권7호
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• pp.2219-2228
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• 2000

다중 프로세서 시스템에서 각각의 프로세서에 할당되어 있는 지역 캐쉬에 데이터의 복사본이 분산 공유되어 있는 경우 데이터의 일관성 유지가 필요하다. 따라서 캐쉬 일관성 유지 프로토코콜은 공유 메모리 다중 프로세서 시스템의 정확하고 효율적인 작동이 중요하다. 그러므로 시스템이 복잡해짐과 비례하여 현재 사용되고있는 무작위적 테스트나 시뮬레이션은 프로토콜의 정확성을 확인하기에 충분하지 못하므로 보다 효율적이고 믿을 만한 검증 방법이 필요하다. 본 논문은 ETRI에서 개발된 캐쉬 일관성 프로토콜인 RACE(Remote Access Cache coherent Enforcement)프로토콜의 몇 가지 특성(property)들을 정형기법에 쓰이는 도구 중이 하나인 VIS(Verification Interacting with Synthesis)를 이용하여 검증한다.

• 한국컴퓨터정보학회논문지
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• 제11권6호
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• pp.125-131
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• 2006

기존의 디렉토리 일관성 기법에서는 독점 수정된 상태(exclusively-modified state) 데이터의 읽기 과정에서 흠 노드로의 데이터 갱신을 함께 수행한다. 그러나 이주 데이터(migratory data)는 한 프로세서에 의해 읽힌 뒤 곧이어 다른 프로세서에 의해 다시 변경되므로 흠 노드로의 데이터 갱신이 전혀 무의미하게 된다. 따라서 본 논문에서는 기존의 프로토콜을 개선하여 이와 같이 불필요한 흠 노드 갱신을 줄이는 개선된 방법을 제안하고 병렬 컴퓨터 시뮬레이터를 통해 프로토콜의 성능을 측정하였다. 실험을 통해 이주 데이터의 빈도가 높은 병렬 프로그램에서 제안된 기법이 캐쉬 일관성 트래픽과 네트워크 지연 시간이 크게 개선됨을 알 수 있었다.

• 전자통신동향분석
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• 제13권5호통권53호
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• pp.11-22
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• 1998

Recently, scalable multiprocessor systems are actively developed for general-purpose computing, which are based on distributed shared memory (DSM) architecture to boost up both programmability and scalability. In this paper, we survey and analyze cache coherence protocols in non-uniform memory access (NUMA) multiprocessor systems. In particular, it has been easily inferred that specialized hardware suitable for NUMA multiprocessor systems with commodity symmetric multiprocessors (SMPs) is highly required. The cache coherence protocol combined with specialized hardware can significantly improve the performance and scalability of NUMA multiprocessor systems, providing better programmability.

• 한국통신학회논문지
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• 제18권1호
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• pp.57-68
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• 1993

본 논문에서는 pended 프로토콜을 가지는 HiPi버스와 다중 캐쉬 메모리를 사용하는 멀티프로세서 시스템을 기술하고, 캐쉬 코히어런스 프로토콜에 따라 프로세서의 효율 측면에서 시스템의 성능을 평가하였다. HiPi 버스는 ETRI에서 개발된 행정전산망용 주전산기인 TICOMII의 공유 버스로 사용되기 위하여 개발되었다. HiPi버스는 고속의 데이타 전송 능력을 가지고 있으나, 캐쉬 간의 데이타 전송을 허용하지 못하는 단점을 가지고 있다. 캐쉬 간의 데이타 전송이 전체 시스템의 성능에 미치는 영향을 측정하고, HiPi버스에 적합한 캐쉬 코히어런스 프로토콜을 선택하기 위하여 두가지 시뮬레이션을 실시하였다. 첫째, HiPi 버스를 사용하는 멀티프로세서 시스템에 다양한 캐쉬 코히어런스 프로토콜을 적용하고 시뮬레이션을 통하여 프로세서 효율에 따른 성능 분석을 실시하였다. 각각으니 프로토콜은 상태 천이도록 나타내었으며, Markov정적 상태도를 이용하여 각 상태의 확률 갑을 구하였다. 각 상태의 확률은 시뮬레이션에서 입력 값으로 사용되었고, 모델링과 시뮬레이션은 SLAMII심볼과 언어를 사용하였다. 둘째, 캐쉬 간의 데이타 전송을 갖는 HiPi버스를 제안하였고, 제안된 HiPi버스를 사용하는 멀티프로세서 시스템에 다양한 캐쉬 코히어런스 프로토콜을 적용하고 시뮬레이션을 통하여 프로세서 효율에 따른 성능 분석을 실시하였다. 고려된 캐쉬 코히어런스 프로토콜은 Write-through, Write-once, Berkely, Synapse. Illinois, Firefly, Dragon이다.