잡음환경이 열악하고 대역폭이 부족한 HFC 망 상향채널에서 보다 나은 대칭형 멀티미디어 서비스를 제공할 수 있는 S-DMT 방식의 상향 채널 케이블모뎀을 위한 등화기를 설계하고 그에 대한 성능을 평가하였다. 주파수 영역 등화기와 시간 영역 등화기를 설계하였고, 각 경우에 대해 AWGN, ISI, 및 임펄스 잡음 환경에서 시뮬레이션을 통해 성능을 평가하였다. 성능 평가 결과, 잡음환경에 의한 성능차이가 있으나 두 경우 모두 비교적 양호한 등화 성능을 보였으며 시간영역에서 등화기가 주파수영역 등화기보다 전 Eb/No 범위에서 약 1dB 정도 성능이 우수함을 확인하였다.
Kim, Ki-Yun;Lee, Hyoung-Geun;Kim, pan-Soo;Park, Hyung-Jin;Cho, Bung-Hak
대한전자공학회:학술대회논문집
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대한전자공학회 2000년도 ITC-CSCC -2
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pp.760-764
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2000
In this paper, we compare the major issues associated with TDMA and S-CDMA, which is planned to be adopted as a new cable modem technique for upstream channel. In particular, we mainly deal with the following 3 topics: MAC protocol, modem structure and BER performance comparison between TDMA and S-CDMA.
본 논문에서는 CATV 동축케이블 망에서 초고속인터넷 서비스를 제공하기 위한 네트워크 융복합의 새로운 기술을 제안하고, 1Gbps급 전송속도를 갖는 케이블 집선장치와 모뎀을 제작하였다. 이 기술은 기존 DOCSIS 규격의 결합(Bonding) 기술에 비해 제작비용을 낮출 수 있을 뿐만 아니라 채널 대역폭 조절에 따라 데이터 속도도 가변이 용이한 구조로 설계되었다. 실험결과에 따르면, 128QAM 컨볼루션 코드 레이트를 1/2, 2/3, 3/4, 5/6, 7/8로 변화시켰을 때, 데이터는 에러율이 0 상태에서 최대 299Mbps까지의 전송속도를 나타냈으며, 256QAM에서는 $10^{-5}$이내의 에러율 상태에서 342Mbps의 전송속도를 나타내었다. 본 논문의 결과를 활용하여, 채널 대역폭 200MHz를 확보하고 채널 상태에 따라 변조율과 부호율을 조정하면, 1Gbps 이상 전송속도가 가능하고, 기존 DOCSIS방식 보다 성능과 가격 면에서 경쟁력을 가질 것으로 기대된다.
We have studied design and application about an self generation equipment for underground power transmission cable. The split CT(Current Transformer), which has the applicable underground power transmission cable, was manufactured through electromagnetic simulation of magnetic core. And manufactured the AC-DC converter that supplied stable DC power for PLC modem when current of power line has more than 150A. An self generation equipment using the CT and AC-DC converter get into operation the PLC modem consistently. As a result, the underground power transmission cable was showed the application possibility through the stable communication and network characteristics.
본 논문에서는 MCNS(Multimedia Cable N$\xi$twork System)의 DOCSIS(Data Over Cable Service Interface S Specification) 표준안의 물리계층을 지원하는 비대칭형 기저대역 모댐 ASIC 칩의 아키텍쳐와 설계에 대해 기술한다. 구현한 모뎀 칩은 크게 QPSK/16-QAM 방식의 상향 스트림용 송신부와 64/256-QAM 방식의 하향 스트림용 수신부로 구성되어 있으며, 심볼 타이밍 복구회로, 반송파 복구회로. MMA(Multi Modulus Algorithm)와 LMS(Least Mean Square) 알고리즘을 적용한 결정 궤환 구조의 블라인드 등화기를 포함한다. 구현한 모뎀 칩은 64/256-QAM 변복조 방식에서 각각 48Mbps, 64Mbps의 데이터 전송률을 지원하고, 심볼 전송률은 기존의 QAM 수신기들보다 빠른 8MBaud를 갖는다. 구현한 칩은 $0.35\mu\textrm{m}$ 표준 셀(Standard Cell) 라이브러리를 사용하여 논리합성을 수행하였으며, 총 게이트 수는 약 29만 게이트이며, 현재 ASIC 칩으후 제작중이다.
본 논문은 ITU-T 권고안 J-38 부록 B에 명시된 전송방식의 분석 및 시뮬레이션을 토대로 성능을 분석 하였으며 FPGA 구현시 야기되는 문제점을 나타내고, 해결방안을 제시하였다. 구현상의 문제점으로는 크게 두가지로 분류되는데, 첫째로 다양한 부호화 방식과 변조방식 그리고 심볼 단위 및 비트 단위의 처리로 인해 많은 클럭수를 요구하는데 본 논문에서는 read/write 메모리를 이용하여 필요한 클럭수를 줄였다. 둘째로는 펑쳐링 부호화된 TCM 복호기에 펑처링 패턴에 정확한 동기를 얻지 못하면 프레임 동기 심볼인 UW(Unique sync-Word)를 획득하지 못한다. 따라서 본 논문에서는 펑처링 패턴과 UW 심볼의 동기를 맞추는 알고리즘을 제시하였다. 이러한 알고리즘 분석 및 구현상의 문제점 해결을 토대로 본 논문에서는 ITU-T J38 annex B의 하향 스트림 채널 부호화 시스템을 VHDL 언어를 사용하여 FPGA 칩에 직접 구현하였다.
HFC 망에서 대칭형 멀티미디어 서비스가 가능하도록 상향채널에서 보다 많은 채널과 QoS를 제공할 수 있는 S-DMT방식의 상향채널 케이블모뎀 복조기를 위한 심볼 타이밍 복원, 반송파 복원, 등화기 알고리즘을 제안하고 설계한다. 또한 이 들 블록을 연동시켰을 경우의 성능을 평가한다. 평가에 있어서 변조 방식은 16QAM, 64QAM 인 경우로 하였고 AWGN, ISI, 및 임펄스 잡음이 혼재하는 채널 환경을 전제로 하였다. 전체 시스템 연동 시뮬레이션 결과, 예상한 대로 잡음 환경이 악화됨에 성능열화가 발생하나, 설계한 알고리즘들이 정확히 동작할 뿐 아니라 우수한 성능을 보이고 있음을 확인하였다. 또한, 임펄스 잡음 환경에 대해서 임펄스 잡음 발생 구간 $\varepsilon$ 및 전력 크기 $\gamma^{k} $를 변수로 성능 평가를 해 본 결과, 케이블 TV 망 상향 채널에서의 임펄스 잡음에 대해 면역성이 우수함을 알 수 있었다.
본 논문은 Cable Modem이 Embedded되어 양방향 서비스가 지원되는 방송수신장치인 양방향 Digital Cable수신기의 IP기반의 Network응용프로그램인 SNMP(Simple Network Management Protocol)를 이용하여 원격지에서 센서 데이터를 실시간 모니터링하고 Processing 할 수 있는 시스템 개발에 관한 것이다. 센서는 양방향 Digital Cable수신기의 하나의 장치로서 인식되며 원격지의 Management Server에 센서데이터를 전송 할 수 MIB(Management Information Base)객체로 존재하게 되며 Digital Cable 방송수신장치는 시스템에 대한 정보나 센서데이터에 관한 정보를 전송할 SNMP Agent를 보유하게 되어 케이블 네트워크에서 정보의 전달이 가능하게 된다.
본 논문지 MCNS(Multimedia Cable Network System) DOCSIS(Data Over Cable Service Interface Specification) v1.0/v1.1 표준안에 대응하는 케이블모뎀 수신단의 FS-DFE(Fractionally Spaced-Decision Feedback Equalize)에 적용될 다양한 LMS(Least Mean Square)알고리즘에 관하여 수렴특성, SER(Symbol Error Rate) 및 MSE(Mean Square Error) 성능, 하드웨어 복잡도 그리고 step-size(${\mu}$)와의 관계를 $SPW^{TM}$로 모델링하고, 그들 개개의 성능을 보여다. 그리고 Verilog-HDL을 이용하여 RTL 구조를 구성하였고, $SYNOPSYS^{TM}$을 통해 삼성 STD90 라이브러리로 합성하였다. 또한 본 논문에서는 최적의 하드웨어 구조를 가지기 위한 time-multiplexed multiplication 과 tap shared architecture구조를 채택하였다. 실험 결과를 통하여 LMS, DS(Data Signed)-LMS, ES(Error Signed)-LMS, SS(Signed Signed)-LMS[1][3]과 같은 다양한 LMS 알고리즘들 중 DS-LMS 알고리즘이 성능과 하드웨어를 고려한 최적의 알고리즘임을 보였고, DS-LMS 알고리즘 및 여러 가지 저면적 점유 기법을 이용하여 최대 58%까지 하드웨어 면적을 줄일 수 있었다.
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[게시일 2004년 10월 1일]
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