• 전자공학회논문지
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• 제51권10호
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• pp.87-95
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• 2014

본 논문에서는 이중 채널 CIS(CMOS Image Sensor) 인터페이스를 위한 수신기 설계에 대해서 기술한다. 두 채널은 각각 CTLE(Continuous-Time Linear Equalizer)를 포함하며 샘플러, 병렬 변환기 그리고 clocking 회로로 구성되어 있다. Clocking 회로는 PLL, PI, CDR을 포함한다. CDR은 PI 기반이며 OSPD(Over Sampling Phase Detector)와 FSM(Finite State Machine)을 추가하여 빠른 락 소요 시간과 지연 시간, 향상된 jitter tolerance를 갖도록 하였다. CTLE는 3 GHz에서 -6 dB 손실을 갖는 채널의 ISI(Inter Symbol Interference)를 제거하며 CDR은 8000 ppm 이하의 주파수 오프셋에 대해 1 baud period 이내의 빠른 락 소요 시간을 갖는다. 65 nm CMOS 공정을 이용하여 설계하였으며 eye diagram에서 최소 368 mV의 전압 마진과 0.93 UI의 시간 마진을 갖는다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권2호
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• pp.155-167
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• 2015

An adaptive equalization scheme based on all-digital jitter measurement is proposed for a continuous time linear equalizer (CTLE) preceding a clock and data recovery (CDR) in a receiver circuit for high-speed serial interface. The optimum equalization coefficient of CTLE is determined during the initial training period based on the measured jitter. The proposed circuit finds automatically the optimum equalization coefficient for CTLE with 20", 30", 40" FR4 channel at the data rate of 5 Gbps. The chip area of the equalizer including the adaptive controller is 0.14 mm2 in a $0.13{\mu}m$ process. The equalizer consumes 12 mW at 1.2 V supply during the normal operation. The adaptive equalizer has been applied to a USB3.0 receiver.

• 전자공학회논문지
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• 제50권12호
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• pp.71-79
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• 2013

본 논문에서는 이퀄라이저 적응기(adaptation)를 포함하는 12.5 Gb/s 저전력 수신단 설계에 대해서 기술한다. 샘플러와 직렬 변환기를 사용한 저전력 아날로그 이퀄라이저 적응기를 구현함으로써 채널과 칩 공정 변화에 능동적으로 적응할 수 있으며 그 적응 원리에 대해서 설명한다. 또한 저전력을 위한 전압 모드 송신기의 접지 기반 차동 신호를 수신하는 기술에 대해서 설명하였다. 17.6 dB의 피킹 이득을 갖는 CTLE(Continuous Time Linear Equalizer)는 6.25 GHz에서 -21 dB 손실을 갖는 채널의 길게 늘어지는 ISI(Inter Symbol Interference)를 제거한다. 45 nm CMOS 공정을 이용하여 eye diagram에서 200 mV의 전압 마진과 0.75 UI의 시간 마진을 갖고 0.87 mW/Gb/s의 낮은 전력 소모를 유지한다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권4호
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• pp.433-448
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• 2012

A source-synchronous receiver based on a delay-locked loop is presented. It employs a shared global calibration control between channels, yet achieves channel expandability for high aggregate I/O bandwidth. The global calibration control accomplishes skew calibration, equalizer adaptation, and phase lock of all the channels in a calibration period, resulting in the reduced hardware overhead and area of each data lane. In addition, the weight-adjusted dual-interpolating delay cell, which is used in the multiphase DLL, guarantees sufficient phase linearity without using dummy delay cells, while offering a high-frequency operation. The proposed receiver is designed in the 90-nm CMOS technology, and achieves error-free eye openings of more than 0.5 UI across 9-28 inch Nelco4000-6 microstrips at 4-7 Gb/s and more than 0.42 UI at data rates of up to 9 Gb/s. The data lane occupies only $0.152mm^2$ and consumes 69.8 mW, while the rest of the receiver occupies $0.297mm^2$ and consumes 56.0 mW at the 7- Gb/s data-rate and supply voltage of 1.35 V.