• Journal of Radiation Protection and Research
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• 제35권2호
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• pp.81-84
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• 2010

A CSA(Charge Sensitive Amplifier) was designed and fabricated for application in a radiation detection system based on a semiconductor detector such as Si, SiC, CdZnTe and etc.. A fabricated hybrid.type CSA was evaluated by comparison with a commercially available CSA. A comparison was performed by using calculation of ENC (Equivalent Noise Charge) and by using energy resolutions of fabricated radiation detectors based on Si. In energy resolution comparison, a fabricated CSA showed almost the same performance compared with a commercial one. In this study, feasibility of a fabricated CSA was discussed.

• Nuclear Engineering and Technology
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• 제56권1호
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• pp.189-194
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• 2024

This paper presents a radiation-hardened-by-design preamplifier that utilizes a self-compensation technique with a charge-sensitive amplifier (CSA) and replica for total ionizing dose (TID) effects. The CSA consists of an operational amplifier (OPAMP) with a 6-bit binary weighted current source (BWCS) and feedback network. The replica circuit is utilized to compensate for the TID effects of the CSA. Two comparators can detect the operating point of the replica OPAMP and generate appropriate signals to control the switches of the BWCS. The proposed preamplifier was fabricated using a general-purpose complementary metal-oxide-silicon field effect transistor 0.18 ㎛ process and verified through a test up to 230 kGy (SiO₂) at a rate of 10.46 kGy (SiO₂)/h. The code of the BWCS control circuit varied with the total radiation dose. During the verification test, the initial value of the digital code was 39, and a final value of 30 was observed. Furthermore, the preamplifier output exhibited a maximum variation error of 2.39%, while the maximum rise-time error was 1.96%. A minimum signal-to-noise ratio of 49.64 dB was measured.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.678-681
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• 2009

본 논문에서는 자체 바이어스가 되는 Folded Cascode CMOS OP Amp를 이용하여 싱글 픽셀 포톤 계수기 회로를 설계하였다. 전압 바이어스 회로가 필요 없으므로 싱글 픽셀의 레이아웃 면적을 줄이고 전류 소모를 줄일 수 있다. 매그나칩 반도체 $0.18{\mu}m$ CMOS 공정을 이용하여 설계된 CSA(Charge Sensitive Amplifier)의 신호 전압은 이론치인 151mV이 근접한 138mV로 simulation되었다. 그리고 싱글 픽셀의 레이아웃 크기는 $100{\mu}m{\times}100{\mu}m$이다.

• 대한방사선방어학회:학술대회논문집
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• 대한방사선방어학회 2010년도 춘계 학술발표회 및 심포지엄
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• pp.172-173
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• 2010

• 한국정보통신학회논문지
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• 제12권7호
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• pp.1235-1242
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• 2008

본 논문에서는 $0.18{\mu}m$ triple-well CMOS 공정을 사용하여 포톤계수 방식의 $32{\times}32$ 픽셀 어레이를 갖는 CMOS ray 영상센서를 설계하였다. 설계된 영상센서의 카픽셀은 $100{\times}100\;{\mu}m2$ 면적을 가지고 있고 약 400개의 트랜지스터로 구성되어 있으며, 범프 본딩을 통해 ray 검출기와 CSA(Charge Sensitive Amplifier)의 연결을 위한 $50{\times}50{\mu}m2$의 오픈패드를 가지고 있다. 각각의 싱글픽셀 CSA에서 전압 바이어스 회로를 사용한 folded cascode CMOS OP amp 대신 레이아웃 면적을 줄이기 위하여 self biased folded cascode CMOS OP amp를 이용하였으며, 계수 모드 진입 전후에 CLK에서 발생 할 수 있는 short pulse를 제거하는 15bit LFSR 계수기 (Linear Feedback Shift Register Counter) 클럭 발생회로를 제안하였으며, 읽기 모드에서 CMOS X-ray 영상센서의 최대 전류를 줄이기 위하여 열 어드레스 디코더를 이용하여 한 열씩 읽도록 설계하였다.

• 한국정보전자통신기술학회논문지
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• 제13권5호
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• pp.403-411
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• 2020

기존에 진성난수 생성기를 위한 베타선 센서 회로의 아날로그 회로와 비교기 회로에 사용되는 파워와 그라운드 라인은 서로 공유하므로 비교기 회로의 디지털 스위칭에 의해 발생되는 파워와 그라운드 라인에서의 전압강하가 CSA를 포함한 아날로그 회로의 출력 신호 전압이 감소하는 원인이었다. 그래서 본 논문에서는 디지털 스위칭 노이즈의 source인 비교기 회로에 사용되는 파워와 그라운드 라인을 아날로그 회로의 파워와 그라운드 라인과 분리하므로 CSA(Charge Sensitive Amplifier) 회로를 포함한 아날로그 회로의 출력신호전압이 감소되는 것을 줄였다. 그리고 VREF(=1.195V) 전압을 VREF_VCOM과 VREF_VTHR 전압으로 변환해주는 전압-전압 변환기 회로는 PMOS current mirror를 통해 IREF를 구동할 때 PMOS current mirror의 드레인 전압이 다른 경우 5.5V의 고전압 VDD에서 channel length modulation effect에 의해 각각의 current mirror를 통해 흐르는 구동 전류가 달라져서 VREF_VCOM과 VREF_VTHR 전압이 감소하는 문제가 있다. 그래서 본 논문에서는 전압-전압 변환기 회로의 PMOS current mirror에 PMOS 다이오드를 추가하므로 5.5V의 고전압에서 VREF_VCOM과 VREF_VTHR의 전압이 down되지 않도록 하였다.

• Nuclear Engineering and Technology
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• 제52권7호
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• pp.1503-1510
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• 2020

Ultra-low noise charge sensitive amplifiers (CSAs) based on various types of circuit board substrates, such as FR4, Teflon, and ceramics (Al₂O₃) with two different designs, PA1 and PA2, have been developed. They were tested to see the noise effect from the dielectric loss of the substrate capacitance before and after irradiation. If the electronic noise from the CSAs is to be minimized and the energy resolution enhanced, the shaping time has to be optimized for the detector, and a small feedback capacitance of the CSA is favorable for a better SNR. Teflon- and ceramic-based PA1 design CSAs showed better noise performance than the FR4-based one, but the Teflon-based PA1 design showed better sensitivity than ceramic based one at a low detector capacitance (<10 pF). In the PA2 design, the equivalent noise and the sensitivity were 0.52 keV FWHM for a silicon detector and 7.2 mV/fC, respectively, with 2 ㎲ peaking time and 0.1 pF detector capacitance. After 10, 100, 10³, 10⁴, and 10⁵ Gy irradiation the ENC and sensitivity characteristics of the developed CSAs based on three different substrate materials are also discussed.

• 한국정보전자통신기술학회논문지
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• 제14권4호
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• pp.338-347
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• 2021

본 논문에서는 DB하이텍 0.18㎛ CMOS 공정을 이용하여 진성난수 생성기에 사용되는 베타선 센서 회로를 설계하였다. CSA 회로는 PMOS 피드백 저항과 NMOS 피드백 저항을 선택하는 기능, 50fF과 100fF의 피드백 커패시터를 선택하는 기능을 갖는 회로를 제안하였다. 그리고 펄스 셰이퍼(pulse shaper) 회로는 비반전 증폭기를 이용한 CR-RC2 펄스 셰이퍼 회로를 사용하였다. 본 논문에서 사용한 OPAMP 회로는 이중 전원(dual power) 대신 단일 전원(single power) 사용하고 있으므로 CR 회로의 저항과 RC 회로의 커패시터의 한쪽 노드는 GND 대신 VCOM에 연결한 회로를 제안하였다. 그리고 펄스 셰이퍼의 출력신호가 단조 증가가 아닌 경우 비교기 회로의 출력 신호가 다수의 연속된 펄스가 발생하더라도 단조 다중발진기(monostable multivibrator) 회로를 사용하여 신호 왜곡이 안되도록 하였다. 또한 CSA 입력단인 VIN과 베타선 센서 출력단을 실리콘 칩의 상단과 하단에 배치하므로 PCB trace 간의 커패시터 커플링 노이즈(capacitive coupling noise)를 줄이도록 하였다.

• 한국정보전자통신기술학회논문지
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• 제12권6호
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• pp.619-628
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• 2019

본 논문에서는 진성난수 생성기를 위한 베타선 센서를 설계하였다. PMOS 피드백 트랜지스터의 게이트를 DC 전압으로 바이어스하는 대신 PMOS 피드백 트랜지스터에 흐르는 전류가 PVT 변동에 둔감하도록 설계된 전류 바이어스 회로를 mirroring하게 흐르도록 하므로 CSA의 signal voltage의 변동을 최소화하였다. 그리고 BGR (Bandgap Reference) 회로를 이용하여 공급된 정전류를 이용하여 신호 전압을 VCOM 전압 레벨까지 충전하므로 충전 시간의 변동을 줄여 고속 감지가 가능하도록 하였다. 0.18㎛ CMOS 공정으로 설계된 베타선 센서는 corner별 모의실험 결과 CSA 회로의 최소 신호전압과 최대 신호전압은 각각 205mV와 303mV이고, pulse shaper를 거친 출력 신호를 비교기의 VTHR (Threshold Voltage) 전압과 비교해서 발생된 펄스의 최소와 최대 폭은 각각 0.592㎲와 1.247㎲로 100kHz의 고속 감지가 가능한 결과가 나왔으며, 최대 100Kpulse/sec로 계수할 수 있도록 설계하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권1호
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• pp.83-91
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• 2014

This paper presents a capacitive readout circuit for tri-axes microaccelerometer with sub-fF offset calibration capability. A charge sensitive amplifier (CSA) with correlated double sampling (CDS) and digital to equivalent capacitance converter (DECC) is proposed. The DECC is implemented using 10-bit DAC, charge transfer switches, and a charge-storing capacitor. The DECC circuit can realize the equivalent capacitance of sub-fF range with a smaller area and higher accuracy than previous offset cancelling circuit using series-connected capacitor arrays. The readout circuit and MEMS sensing element are integrated in a single package. The supply voltage and the current consumption of analog blocks are 3.3 V and $230{\mu}A$, respectively. The sensitivities of tri-axes are measured to be 3.87 mg/LSB, 3.87 mg/LSB and 3.90 mg/LSB, respectively. The offset calibration which is controlled by 10-bit DECC has a resolution of 12.4 LSB per step with high linearity. The noise levels of tri-axes are $349{\mu}g$/${\sqrt}$Hz, $341{\mu}g$/${\sqrt}$Hz and $411{\mu}g$/${\sqrt}$Hz, respectively.