• 대한전자공학회논문지SD
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• 제46권8호
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• pp.117-124
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• 2009

본 논문에서는 UWB용 송수신기에서 LO 주파수를 생성해주는 주파수 합성기의 설계 결과를 보여주고 있다. 빠른 채널 스위칭 시간을 만족하기 위해서 1개의 PLL 과 여러 개의 분주기들과 SSB 믹서를 이용한 Sub-Band Generator로 구성하였으며, 전류 소모 및 면적을 최소화 하도록 설계하였다. 또한, 효과적인 주파수 플래닝을 통하여, 1개의 PLL로부터 생성된 636 MHz의 단일 주파수를 입력으로 받아 UWB Band Group 1 에 해당하는 3432 MHz, 3960 MHz, 4488 MHz의 중심 주파수를 발생시키는 Sub-Band Generator를 설계하였다. VCO의 튜닝 범위를 넓히면서도, 해상도를 높이기 위하여 MIM 커패시터, Varactor, DAC를 이용한 새로운 고 해상도 VCO 튜닝 기법을 제안하였다. 또한 본 논문에서 제안한 주파수 합성기의 구조는 기저 대역 모뎀의 ADC를 위한 클록을 공급하기 때문에 모뎀에서 ADC에 클록을 공급하기 위한 PLL을 제거할 수 있는 장점이 있다. VCO의 튜닝 범위는 1.2 GHz이며, 6336 MHz의 출력 주파수에서의 위상 잡음은 1 MHz 옵셋에서 -112 dBc/Hz 로 측정 되었다. UWB용 PLL 및 Sub-Band Generator는 0.13 ${\mu}m$ CMOS 공정으로 설계하였으며, 전체 Chip 면적은 2 ${\times}$ 2 mm2 이다. 전력 소모는 1.2 V 의 공급 전원에서 60 mW이다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.91-96
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• 2011

본 논문에서는 전류 모드 동작에 기반한 IEEE 802.15.4 규격을 만족하는 2.4GHz 저전력 직접 변환 송신기를 제안하고 $0.13{\mu}m$ CMOS 공정을 이용하여 구현하였다. 제안된 송신기는 디지털-아날로그 변환기, 저역통과 필터, 가변 이득 I/Q 상향 혼합기, 구동 증폭기 및 LO 버퍼를 포함하는 주파수 나누기 2회로로 구성되어 있다. 디지털-아날로그 변환기와 저역통과 필터(LPF), 가변이득 I/Q 상향 혼합기의 트랜스컨덕터 단을 하나의 전류 미러 회로로 합친 간단한 구조를 제안하여 전력 소모를 줄이면서 선형성을 향상할 수 있도록 하였다. 구동 증폭기는 캐스코드 타입의 증폭기로 제어 신호를 이용하여 이득을 조절할 수 있게 하였고, 외부 4.8GHz 신호를 받아 주파수 나누기 2 전류 모드 로직 (CML) 회로를 사용하여 2.4GHz I/Q 차동 LO 신호를 생성하도록 설계하였다. 구현한 송신기는 30dB의 이득 조정 범위를 가지면서 0dBm의 최대 출력 신호에서 33dBc의 LO 누설 성분, 40dBc의 3차 하모닉 성분의 특성을 보이며, 구현한 칩의 면적은 $1.76mm{\times}1.26mm$으로 전력소모는 1.2V 단일 전원 전압으로부터 10.2mW이다.

• 한국전자파학회논문지
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• 제29권10호
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• pp.758-765
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• 2018

본 논문은 65-nm Complemetary Metal-Oxide-Semiconductor(CMOS) 공정으로 설계한 송신 1채널, 수신 2채널을 내장한 24 GHz 송수신 칩과 이 칩을 이용하여 제작한 24 GHz Frequency Modulated Continuous Wave(FMCW) 레이다 모듈을 제시한다. CMOS 송수신 칩은 14체배기, 저잡음 증폭기, 하향 변환 믹서, 전력 증폭기를 포함하고 있다. 송신 출력은 23.8~24.36 GHz 대역에서 10 dBm 이상이며, 위상 잡음은 1 MHz 오프셋에서 -97.3 dBc/Hz이다. 수신기는 25.2 dB의 변환 이득과 -31.7 dBm의 $P_{1dB}$를 갖는다. 송수신 칩은 모두 합해 295 mW를 소모하고 $1.63{\times}1.6mm^2$의 면적을 차지한다. 레이다 시스템은 FR4 기판과 저손실 듀로이드 기판을 적층하여, 저손실 기판위에 칩과 안테나 및 고주파 전송선을 배치하고, 바이어스 회로와 이득 블록, FMCW 신호 발생 블록은 FR4 기판에 집적하여 하나의 레이다 모듈을 구성하였다. 안테나는 패치 형태로 송신 안테나는 $4{\times}4$ 패치 안테나로 14.76 dBi의 안테나 이득을 수신 안테나는 $4{\times}2$ 패치 안테나로 11.77 dBi의 안테나 이득을 구현하였다. 코너 리플렉터를 사용하여 거리 및 방위각 탐지 실험을 수행하였고, 정상 동작을 확인하였다.

• 한국전자파학회논문지
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• 제20권8호
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• pp.770-776
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• 2009

본 논문에서는 일반적인 six-port 수신기의 한 구성 성분인 BPSK 수신기와 반사형 위상 천이기를 이용하여 QPSK 신호를 복조하는 방법을 제안, 검증하고자 한다. 기존의 일반적인 곱셈 혼합 방식이나 덧셈 혼합 방식의 I/Q 복조기는 혼합기부터 parallel-to-serial 변환기까지 I/Q 경로가 분리되어 있다. 본 논문에서는 I/Q baseband 신호 경로의 분리가 없는 새로운 I/Q 복조기를 제안한다. 이는 일반적인 수신기에 비하여 baseband 경로의 회로 크기와 전력 소모를 반으로 줄일 수 있는 장점이 있다. 또한, 데이터 복조 후 parallel-to-serial 변환기가 사용될 필요가 없다. 설계된 복조기 모듈은 L-band 반송파 주파수의 데이터 율 20 Mbps까지의 QPSK 변조 신호를 성공적으로 복조하였다.

• 전자공학회논문지
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• 제49권12호
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• pp.242-246
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• 2012

본 논문에서는 지상파 및 케이블 디지털 TV를 위한 더블 컨버전 (double-conversion) zero-IF 튜너에 적합한 저잡음 고선형 광대역 RF 프런트 엔드를 제안한다. 저잡음 증폭기는 전류 증폭 기반의 잡음 제거 기법을 적용하여 저잡음과 고선형성 특성을 갖는다. 상향 변환 믹서와 SAW 필터 버퍼는 3차 intermodulation 제거 기법을 적용하여 고선형성 특성을 갖는다. 제안한 RF 프런트 엔드는 $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였고, 전원 전압 1.8 V에서 60 mA의 전류를 소모하면서 48 MHz에서 862Hz의 디지털 TV 밴드에서 30 dB의 전압 이득, 4.2 dB의 single side-band 잡음 지수, 40 dBm의 IIP2, -4.5 dBm의 IIP3의 성능을 보인다.

• 대한전자공학회논문지SD
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• 제49권1호
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• pp.43-51
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• 2012

본 논문에서는 수학적 해석을 통해 위상 내삽기(Phase Interpolator, PI)를 최적화하는 설계 방법과 인덕터 부하를 이용하여 고속 동작에 적합하도록 개선한 저전력 PI 구조를 제안한다. 정해진 대역폭과 이득을 가지는 PI의 전력이 최소가 되는 설계 기준을 공정에 따라 정해지는 상수의 수식으로 제시한다. 또한, 제안된 인덕더 부하를 사용하는 PI구조는 같은 대역폭과 이득에서 소모 전력을 반으로 줄일 수 있다. $0.13{\mu}m$ 1.2V CMOS 공정에서 4개의 위상을 가지는 VCO 출력 신호를 이용하여 7-bit PI를 설계한 결과, 인덕터 부하를 사용하고 제안된 설계 기준에 따라 소모 전력을 최적화 하여 12GHz에서 $721.2{\mu}W$ 소모한다.

• 대한전자공학회논문지TC
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• 제44권7호통권361호
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• pp.7-11
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• 2007

본 논문에서는 다중밴드 직접 변환 수신기를 위한 Octa-Phase 전압 제어 발진기를 제안하였다. Octa-Phase 신호와 저 위상잡음을 얻기 위해 4개의 LC VCO를 직렬 커플링 트랜지스터를 이용해 연결하였다. 멀티 밴드 특성을 얻기 위해 밴드 튜닝 회로가 제안되었다. MOS 스위치가 켜짐/꺼짐에 따라서 주파수 범위는 변화한다. 2개의 veractor를 사용해 VCO의 발진 주파수의 공정상의 오차를 최소화하였다. 본 논문에서는 0.18 um CMOS 공정을 이용해 발진기를 설계하였다. 측정 결과 1.8V 공급전압에 12mA의 전류를 소모하였고, $885MHz^{\sim}1342MHz$ 사이의 범위에서 동작하여 3개의 표준(CDMA 20001x, WCDMA, WiBro)에서의 sub-harmonic 혼합기를 구동시킬 수 있는 동작 범위를 만족시킨다. 측정된 위상잡음은 각각 CDMA 2000 1x 대역에서는 -105dBc@100kHz, WCDMA 대역에서는 -115dBc@1MHz, WiBro 대역에서는 -130dBc@10MHz으로 나타났다.

• 한국정보통신학회논문지
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• 제9권6호
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• pp.1277-1281
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• 2005

현재 통신시스템에서는 FPGA를 사용하여 여러 가지 로직을 구현하고 있다. 본 논문에서는 데이터 전달 특성을 분석하고 신호의 노이즈와 데이터 손실을 방지하기 위하여 10층의 PCB(Printed Circuit Board)를 만들었다. FPGA에 클럭과 64bit의 데이터를 동기 시켜 전송선로의 길이의 변화와 입력된 클럭의 주파수 변화에 따른 최대 안정된 데이터 전달속도와 전송선로의 길이를 알아보았다. 제작된 PCB보드에서 FPGA의 출력 핀에서 출력포트 사이의 전송선로 길이는 13cm이며 확장된 테스트용 전송선로 보드의 길이는 30cm, 60cm, 120cm이다. 그러므로 전송선로의 길이를 13cm, 43cm, 73cm, 133cm간격으로 측정하였으며, 데이터 전송특성에 대한 클럭 주파수는 100MHz, 50MHz, 100MHz, 125MHz, 150MHz로 나누어 측정하였다. 데이터 전달 특성에서 125Mbps까지는 불가능 하지만 전송선로의 길이가 30cm일 경우 최대 100Mbps까지 안정하게 데이터를 전달할 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.126-142
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• 2016

This paper presents a wide-frequency-range, low-power transceiver with an automatic impedance-matching calibration for TV-white-space (TVWS) application. The wide-range automatic impedance matching calibration (AIMC) is proposed for the Drive Amplifier (DA) and LNA. The optimal $S_{22}$ and $S_{11}$ matching capacitances are selected in the DA and LNA, respectively. Also, the Single Pole Double Throw (SPDT) switch is integrated to share the antenna and matching network between the transmitter and receiver, thereby minimizing the systemic cost. An N-path filter is proposed to reject the large interferers in the TVWS frequency band. The current-driven mixer with a 25% duty LO generator is designed to achieve the high-gain and low-noise figures; also, the frequency synthesizer is designed to generate the wide-range LO signals, and it is used to implement the FSK modulation with a programmable loop bandwidth for multi-rate communication. The TVWS transceiver is implemented in $0.13{\mu}m$, 1-poly, 6-metal CMOS technology. The die area of the transceiver is $4mm{\times}3mm$. The power consumption levels of the transmitter and receiver are 64.35 mW and 39.8 mW, respectively, when the output-power level of the transmitter is +10 dBm at a supply voltage of 3.3 V. The phase noise of the PLL output at Band 2 is -128.3 dBc/Hz with a 1 MHz offset.

• 한국전자파학회논문지
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• 제27권2호
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• pp.170-175
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• 2016

본 논문은 주파수 분할기를 통한 변조신호 전달시스템의 구현에 있어, 동적 주파수분할기의 출력 유지 조건 및 동작 주파수의 관계식을 활용하여 반송주파수가 분할된 변조신호의 전달함수를 도출하였다. 이러한 분석으로부터, 동적 주파수 분할기의 전달함수는 크기 신호에 대하여 곱셈기의 이득과 입력 전압의 일차 선형 함수로 결정되며, 위상은 입력위상에 대역필터의 군지연이 합산되는 관계로 파악되었다. 이에 따라 1,400 MHz 대역에서 동작하는 동적 주파수 분할기를 설계하였으며, 이를 통해 700 MHz 대역으로의 변조신호 전달 가능성을 확인하기 위한 모의실험을 수행하였다. 설계된 회로는 0.9~3.2 GHz에서 동작하며, 2.3 GHz의 대역폭을 가지고 입력 주파수 1.4 GHz에서 -14.5 dBm의 입력 전력으로 동작하도록 설계되었다. 바이어스 전압 $V_{DD}=2.5V$에서 입력 파형 $V_{PP}=136mV$일 때 20 mW의 전력을 소모하며, 변조지수 0.9인 진폭변조신호를 1.4 GHz에서 700 MHz로 성공적으로 전송하는 것을 확인하였다.