• 한국통신학회논문지
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• 제27권9C호
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• pp.861-870
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• 2002

본 논문에서는 RSA 암호 알고리즘의 연산속도 문제에 초점을 맞추어 동작속도를 향상시키고 가변길이 암호화가 가능하도록 하는 새로운 구조의 1024-비트 RSA 암호시스템을 제안하고 이를 하드웨어로 구현하였다. 제안한 암호시스템은 크게 모듈러 지수승 연산 부분과 모듈러 곱셈 연산 부분으로 구성되었다. 모듈러 지수승 연산은 제곱 연산과 단순 곱셈 연산을 병렬적으로 처리할 수 있는 RL-이진 방법을 개선하여 적용하였다. 그리고 모듈러 곱셈 연산은 가변길이 연산과 부분 곱의 수를 감소하기 위해서 Montgomery 알고리즘에 4 단계 CSA 구조와 기수-4Booth 알고리즘을 적용하였다. 제안한 RSA 암호시스템은 하이닉스 0.35$\mu\textrm{m}$ Phantom Cell Library를 사용하여 하드웨어로 구현하였고 최대 1024-비트까지 가변길이 연산이 가능하였다. 또한 소프트웨어로 RSA 암호시스템을 구현하여 하드웨어 시스템의 검증에 사용하였다. 구현된 하드웨어 RSA 암호시스템은 약 190K의 게이트 수를 나타내었으며, 동작 클록 주기는 150MHz이었다. 모듈러스 수의 가변길이를 고려했을 때, 데이터 출력률은 기존 방법의 약 1.5배에 해당한다. 따라서 본 논문에서 제안한 가변길이 고속 RSA 암호시스템은 고속 처리를 요구하는 각종 정보보호 시스템에서의 사용 가능성을 보여주었다.

• 한국전자파학회논문지
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• 제28권5호
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• pp.366-372
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• 2017

본 논문에서 제시하는 내용은 수신단의 관문 역할을 담당하는 차동 저 잡음 증폭기를 구현 시, 필연적으로 설계가 필요한 발룬에 대한 분석 내용이다. 발룬은 안테나로부터 입력된 단일 신호를 차동 신호로 변환시켜줌으로써 차동 증폭기의 입력으로 사용될 수 있도록 하는 역할을 담당한다. 이 뿐만 아니라, 안테나를 통해서 들어오는 ESD(Electrostatic Discharge)로부터 회로를 보호하고, 입력 정합에 도움을 준다. 하지만, 일반적으로 사용되는 수동형 발룬의 경우, 두 금속선 사이에 형성되는 전자기적 결합을 통해 교류 신호를 전달하는 방식이므로 이득없이 손실을 가지게 될 뿐 아니라 결론적으로 수신단 전체 잡음 지수 저하에 가장 큰 영향을 미치게 된다. 그러므로, 저 잡음 증폭기에서 발룬의 설계는 매우 중요하며, 선로의 폭, 선로 간격, 권선수, 반경, 그리고 레이아웃의 대칭 구조 등을 고려하여 높은 양호도(quality factor)와 차동 신호의 역위상을 만들어내야만 한다. 본문에서 발룬의 양호도를 높이기 위해 고려해야할 요소들을 정리하고, 설계 요소변경에 따른 발룬의 저항, 인덕턴스, 그리고 캐패시턴스의 변화 경향성을 분석하였다. 분석 결과를 바탕으로 입력 발룬을 설계함으로써 이득 24 dB, 잡음 지수 2.51 dB의 저잡음, 고 이득 차동 증폭기 설계가 가능함을 증명하였다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.39-50
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• 2011

본 논문에서는 패널 내부 인터페이스의 하나인 2세대 AiPi+의 클록-데이터 복원 회로(Clock & Data Recovery)를 제안하였다. 제안하는 클록-데이터 복원 회로의 속도는 기존 AiPi+ 보다 빠른 1.25 Gbps 로 향상되었으며 다중 위상 클록을 생성하기 위하여 Delay-Locked Loop(DLL)를 사용하였다. 본 논문에서는 패널 내부 인터페이스의 저전력, 작은 면적의 이슈를 만족하는 클록-데이터 복원 회로를 설계하였다. 매우 간단한 방법으로 자동적으로 Harmonic-locking 문제를 해결할 수 있는 주파수 검출기 구조를 제안하여 기존 주파수 검출기(Frequency Detector)의 복잡도, 전류 소모, 그리고 외부 인가에 따른 문제를 개선하였으며, 전압 제어 지연 라인(Voltage Controlled Delay Line) 에서 상승/하강 시간 차이에 따른 에지의 사라짐 현상을 막기 위해서 펄스 폭의 최대치를 제한하는 펄스 폭 오류 보정 방법을 사용하였다. 제안하는 클록-데이터 복원 회로는 CMOS 0.18 ${\mu}m$ 공정으로 제작되었으며 면적은 $660\;{\mu}m\;{\times}\;250\;{\mu}m$이고, 공급 전압은 1.8 V이다. Peak-to-Peak 지터는 15 ps, 입력 버퍼, 이퀄라이저, 병렬화기를 제외한 클록-데이터 복원 회로의 소모 전력은 5.94 mW 이다.

• 한국전자파학회논문지
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• 제27권2호
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• pp.170-175
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• 2016

본 논문은 주파수 분할기를 통한 변조신호 전달시스템의 구현에 있어, 동적 주파수분할기의 출력 유지 조건 및 동작 주파수의 관계식을 활용하여 반송주파수가 분할된 변조신호의 전달함수를 도출하였다. 이러한 분석으로부터, 동적 주파수 분할기의 전달함수는 크기 신호에 대하여 곱셈기의 이득과 입력 전압의 일차 선형 함수로 결정되며, 위상은 입력위상에 대역필터의 군지연이 합산되는 관계로 파악되었다. 이에 따라 1,400 MHz 대역에서 동작하는 동적 주파수 분할기를 설계하였으며, 이를 통해 700 MHz 대역으로의 변조신호 전달 가능성을 확인하기 위한 모의실험을 수행하였다. 설계된 회로는 0.9~3.2 GHz에서 동작하며, 2.3 GHz의 대역폭을 가지고 입력 주파수 1.4 GHz에서 -14.5 dBm의 입력 전력으로 동작하도록 설계되었다. 바이어스 전압 $V_{DD}=2.5V$에서 입력 파형 $V_{PP}=136mV$일 때 20 mW의 전력을 소모하며, 변조지수 0.9인 진폭변조신호를 1.4 GHz에서 700 MHz로 성공적으로 전송하는 것을 확인하였다.

• 한국통신학회논문지
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• 제40권2호
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• pp.397-407
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• 2015

본 논문에서는 최근 스마트폰이나 웨어러블 디바이스처럼 IoT/M2M 을 위한 여러 종류의 모바일 기기에 사용되는 센서 중에서 각속도를 검출하는데 사용되는 3축 자이로스코프 센서 IC와 가속도를 검출하는데 사용되는 3축 가속도 센서IC를 1 chip으로 하는 6축 관성센서 IC를 설계하였다. 특히 본 논문에는 자이로스코프 센서의 잡음을 분석하고 이를 효과적으로 제거하기 위한 구조를 제안하였다. 자이로스코프 센서는 가속도 센서, 지자기 센서와 더불어 사용자의 동작을 인식하고, 상대적 위치를 추정하기 위한 용도로 사용되는 센서이다. 위치를 추정할 때 사용되는 센서는 아주 작은 잡음이라도 오차로 누적되기 때문에, 정확도를 높이기 위해서 저잡음 IC 설계가 아주 중요한 요소이다. 본 논문에서는 자이로스코프 센서를 모델링하고 MEMS(micro-electro-mechanical system)와 회로에서 발생하는 잡음의 주파수 특성을 분석하여 이를 효과적으로 제거하기 위한 회로 구조를 제안하였으며, 초소형, 저전력 환경에서 사용 가능하면서 잡음 수준이 아주 낮은 3축 자이로스코프 센서와 3축 가속도 센서를 포함하는 6축 1 chip IC를 제작하였다. 제작된 IC는 자이로스코프 센서 잡음의 주요 원인이 되는 quadrature error를 효과적으로 제거하기 위한 회로 구조를 사용하였고, 0.18um CMOS공정을 이용하여 0.01dps/${\sqrt{Hz}}$의 자이로스코프 센서 잡음밀도를 가지는 IC를 제작하였다.