• 전자통신동향분석
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• 제10권1호통권35호
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• pp.1-17
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• 1995

본 연구에서는 아날로그 CMOS IC 제조를 위한 CMOS 소자기술 및 수동소자 기술인, 다결정실리콘 저항과 다결정실리콘(I)/산화막/다결정실리콘(II) 구조를 가진 커패시터의 공정기술을 개발하였다. 아날로그 CMOS 공정기술은 디지털 CMOS 공정에서 다결정실리콘 저항과 커패시터 공정이 추가됨으로씨 발생할 수 있는 CMOS 소자특성의 변화를 최소화하는 데 중점을 두어 개발하였다. 최종적으로 개발된 $1.2\mum$ 아날로그 CMOS 공정을 이용하여 10 비트 ADC 및 DACIC를 제작한 후 정상적인 동작을 확인함으로써, $1.2\mum$ 아날로그 CMOS 공정에 의한 아날로그 IC 제작의 응용 가능성을 검증하였다. 개발된 $1.2\mum$ 아날로그 CMOS 공정은 향후 $0.8\mum$ 아날로그 CMOS IC 개발에 크게 기여할 것으로 기대된다.

• 전기전자학회논문지
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• 제23권1호
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• pp.326-329
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• 2019

차세대 전력반도체 소재인 질화갈륨(GaN)이 증착된 GaN-on-Si 기판의 기술성숙도가 높아지면서 Si CMOS 소자와의 단일기판 집적화에 대한 관심이 고조되고 있다. CMOS 특성이 상대적으로 저하되는 (111)Si 보다 (110)Si의 CMOS소자가 집적화 관점에서 유리할 것으로 판단되며, 따라서 향후 전개될 GaN-on-(110)Si 플랫폼을 활용한 GaN 전력반도체 스위치소자와 Si CMOS소자의 단일기판 집적화에 적용될 수 있도록 국내 Si CMOS 파운드리 공정을 (110)Si 기판에 진행하였다. 제작된 CMOS소자의 기본특성 및 인버터체인 회로특성, 그리고 게이트 산화막의 신뢰성 분석을 통해 향후 국내 파운드리공정을 활용한 (110)Si CMOS기술과 GaN의 집적화의 가능성을 검증하였다.

• 대한전자공학회논문지
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• 제26권1호
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• pp.62-68
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• 1989

본 논문에서는 아날로그/디지탈 회로 구성시 입출력부는 바이폴라 소자로 내부의 논리회로 부분은 CMOS 소자로 높은 내압을 요구하는 부분에는 DMOS 소자를 이용할 수 있는, BCDMOS 공정 기술개발을 하고자 하였다. BCDMOS 제작 공정은 폴리게이트 p-well CMOS 공정을 기본으로 하였고, 소자설계의 기본개념은 공정흐름을 복잡하지 않게 하면서 바이폴라, CMOS, DMOS 소자 각각의 특성을 좋게하는데 두었다. 실험결과로서 바이폴라 npn 트랜지스터의 $h_{FE}$ 특성은 320(Ib-$10{\mu}A$)정도이며, CMOS 소자에서는 n-채자에서는 항복전압이 115V이상의 특성을 얻을 수 있었다.

• 한국통신학회논문지
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• 제14권3호
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• pp.189-196
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• 1989

본 논문에서는 BICMOS 게이트 어레이 시스템 구성시 내부의 논리회로 부분은 CMOS 소자로 입출력부는 바이폴라 소자를 이용할 수 있는 공정과 소자 개발을 하고자 하였다. BICMOS게이트 어레이 공정은 폴리게이트 p-well CMOS 공정을 기본으로 하였고, 소자설계의 기본개념은 공정흐름을 복잡하지 않게 하면서 바이폴라, CMOS 소자 각각의 특성을 좋게 하는데 두었다. 시험결과로서, npn1 트랜지스터의 hFE 특성은 120(Ic=1mA) 정도이고, CMOS 소자에서는 n-채널과 p-채널이 각각 1.25um, 1.35um 까지는 short channel effect 현상이 나타나지 않았고, 41stage ring oscillator의 게이트당 delay 시간은 0.8ns이었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.788-791
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• 2010

본 논문에서는 인쇄공정기술로써 ETRI $0.8{\mu}m$ CMOS 공정을 사용하여 수동형 인쇄 RFID 태그칩용 64bit ROM을 설계하였다. 먼저 태그 칩의 제작단가를 줄이기 위하여 기존 실리콘 기반의 복잡한 리소그래피 공정을 사용하지 않고 게이트 단자인 폴리 층을 프린팅 기법 중 하나인 임프린트 공정을 사용하여 구현하였다. 그리고 �弼壅� ROM 셀 회로는 기존 ROM 셀 회로의 NMOS 트랜지스터대신에 CMOS 트랜스미션 게이트를 사용함으로써 별도의 BL 프리차지 회로와 BL 감지 증폭기가 필요 없이 출력 버퍼만으로 데이터를 읽어낼 수 있도록 하였다. $0.8{\mu}m$ CMOS 공정을 이용하여 설계된 8 행 ${\times}$ 8 열의 어레이를 갖는 64b ROM의 동작전류는 $9.86{\mu}A$이며 레이아웃 면적은 $311.66{\times}490.59{\mu}m^2$이다.

• 전기전자학회논문지
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• 제4권2호
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• pp.202-211
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• 2000

회로 시뮬레이터인 SPICE를 이용하여 1.9GHz 대역의 CMOS up-conversion 믹서를 설계하였고, 회로 설계를 위한 시뮬레이션 과정을 소자 모델링을 포함하여 상세히 설명하였다. $0.5{\mu}m$ 표준 CMOS 공정을 이용하여 칩을 제작한 결과, 제작된 칩의 특성과 초기 시뮬레이션에 의해 예상되는 특성 사이에 큰 차이점이 발견되어 이에 대한 원인 분석을 시도하였다. 발견된 문제점들을 고려한 경우의 시뮬레이션을 통해 시도한 시뮬레이션 방법의 타당성을 증명하였고, 이러한 문제점들을 보완할 경우 사용한 표준 CMOS 공정으로도 GaAs MESFET 공정을 사용한 유사 칩의 특성에 근접하는 칩 특성의 구현이 가능함을 보였다.

• 한국정보통신학회논문지
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• 제13권6호
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• pp.1117-1122
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• 2009

본 논문에서는 온도 센서 및 온도 측정을 위한 제어회로를 설계하였다. 설계된 회로는 기존의 방법들과는 달리 일반적인 CMOS(Complementary Metal Oxide Semiconductor) 공정에서 추가 공정없이 제작 가능하도록 설계하였으며, 온도는 디지털 값으로 출력 되도록 구성하였다. 설계되어진 회로는 5volts 공급전압을 사용하였으며, 0.5${\mu}m$ CMOS 공정을 사용하였다. 온도 측정을 위한 회로는 PWM(Pulse Width Modulation) 제어회로, VCO(Voltage controlled oscillator), 카운터 그리고 레지스터로 구성되어 있다. PWM 제어회로의 동작 주파수는 23kHz 이며, VCO의 동작 주파수는 416kHz, 1MHz, 2MHz를 사용하였다. 회로의 동작은 SPICE(Simulation Program with Integrated Circuit Emphasis)를 사용하여 확인 하였다.

• 한국통신학회논문지
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• 제29권4A호
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• pp.458-465
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• 2004

본 논문에서는 CMOS 공정을 사용하여 선형적으로 제어가 가능한 П모델 감쇄기를 구현하였고, 브릿지 T모델을 사용한 감쇄기를 제안하였다. CMOS 공정으로 코어의 수동소자를 트랜지스터로 구현하여 기존의 수동소자나 능동소자를 사용하는데 따른 문제점을 개선하였으며 GaAs MESFET공정의 문제점인 높은 비용 또한 해결하였다. П모델 감쇄기는 2-poly 4-metal 0.35$\mu\textrm{m}$ CMOS 공정을 사용하여 구현하였으며 기존의 수백 MHz의 동작 주파수범위를 DC-l㎓ 대역으로 향상시켰다. 또한 700$\mu\textrm{m}$${\times}$300$\mu\textrm{m}$ 로 면적을 줄였으며 일정한 주파수에서 감쇄 값과 제어 전압 사이의 선형적인 관계를 개선하였다. 제안된 브릿지 T모델 감쇄기는 П모델에서 동작주파수를 제한하던 매칭 특성을 향상시킴으로써 동작 주파수 템위를 DC-2㎓ 대역으로 넓혔다.

• 전자통신동향분석
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• 제23권6호
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• pp.81-91
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• 2008

CMOS 공정의 가속적인 스케일링에 의해 CMOS 기술은 종래의 마이크론기술에서 나노기술로 변해가고 있다. 이러한 반도체 소자 및 제작기술에 따른 온도와 공정의 변화에 매우 민감한 부분인 아날로그 회로는 설계 초기단계에서 중요한 요소들(이득, 누설 전류, 잡음 및 부정합 등)을 재검토할 필요가 있다. 또한, 나노 CMOS 공정을 사용한 1.0 V 이하의 저전압 동작에서는 아날로그 신호의 동적영역 확보가 어렵고 잡음이 증가하므로 새로운 패러다임을 적용한 혁신적인 아날로그 회로기술 개발이 필요한 실정이다. 이에 따라, 본 고에서는 그린기술(green technology)의 한 요소로서, 나노 CMOS 공정기술을 이용한 1.0 V 이하 전원전압의 저전력 아날로그 회로기술 동향과 관련 특허동향에 대해서 살펴보고자 한다.

• 대한전자공학회논문지TC
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• 제41권12호
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• pp.125-130
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• 2004

본 논문에서는 EM field 시뮬레이션을 통한 CMOS 공정의 온-칩 직사각형 나선 구조의 인덕터 특성을 보여 주고있다. EM field 시뮬레이션을 위해서 ADS 모멘텀을 사용하였으며, 실제 검증은 하이닉스 0.35㎛ CMOS 공정을 이용하여 인덕터를 제작, 측정하였다. 이 연구에서는 일반 CMOS 공정에서의 전송선로의 넓이, 턴 횟수와 같은 기하학적인 변화에 따른 인덕터의 특성이 조사되었다. 실험과 시뮬레이션 결과는 거의 일치하였으며 5이하의 Q- factor를 가질 때 1nH에서 6nH의 인덕턴스 분포를 가지는 것을 확인할 수 있었다.