• 대한전자공학회논문지SD
• /
• 제40권9호
• /
• pp.673-684
• /
• 2003

디지털 신호에 의해 이득이 조절되는 CMOS VGA의 구조로는 degenerated 차동쌍 구조가 많이 사용되고 있다. 이 구조에서 가변 degeneration 저항을 구현하기 위해 기존해 사용되던 방법으로는 MOSFET 스위치와 함께 저항열 구조를 사용하는 방법과 R-2R ladder 구조를 사용하는 방법이 있다. 그러나 이 방법들을 이용하는 경우에는 degeneration 저항에서의 dc 전압 강하에 의해 저전압 동작이 어려우며, 높은 이득 설정시 대역폭이 크게 제한되기 때문에 고속의 VGA 구현이 어렵다. 따라서, 본 논문에서는 이러한 문제점들을 해결하기 위해 degeneration 저항에서의 dc 전압 강하를 제거한 새로운 가변 degeneration 저항을 제안하였다. 제안된 이득조절 방법을 사용하여, 저전압에서 동작하는 고속의 CMOS VGA를 설계하였다. 0.2㎛ CMOS 공정변수를 사용하여 HSPICE 모의실험을 한 결과, 설계된 VGA는 360MHz의 대역폭과 80dB의 이득조절 범위를 갖는다. 이득오차는 200MHz에서 0.4dB보다 작으며 300MHz에서는 1.4dB보다 작다. 설계된 회로는 2.5V의 전원전압에서 10.8mA의 전류를 소모하며, 칩 면적은 1190㎛×360㎛이다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
• /
• pp.947-950
• /
• 2003

본 논문에서는 고속 적외선 무선 데이터통신(IrDA) 에 사용되는 트랜스임피던스 증폭기(Transimpedance Amplifier)를 설계하였다. 트랜스임피던스 증폭기는 잡음을 최소화하기 위해 PMOS 차동 구조로 설계하였으며 입력과 출력의 피드백을 통해 주위의 빛에 의해 발생되는 photocurrent 에 의한 DC 옵셋을 제거하였다 또한 공통 게이트(CG)와 Regulated Cascode Circuit (RGC)을 추가하여 대역폭(Bandwidth)을 향상시켰다. 설계한 회로는 0.25 um CMOS 공정을 이용하였으며 트랜스임피던스 이득은 200 MHz의 대역폭에서 10 KΩ (80 dBΩ )이다. 전체 전력 소비는 18 mW이다.

• 대한전자공학회논문지SD
• /
• 제43권6호
• /
• pp.53-61
• /
• 2006

고속 Flash, Pipelining type의 CMOS A/D 변환기에서 Sampling frequency가 고주파로 올라감에 따라 Clock Feed-through 현상, Kick-back 현상 등의 영향으로 DC Reference voltage 흔들림 현상이 심화되고 있다. 뿐만 아니라 측정 시 외부 Noise가 Reference voltage에 적지 않은 영향을 미친다는 것을 감안 할 때 High speed A/D converter에서 Reference fluctuation 감쇄회로는 반드시 필요하다. 기존의 방식은 단순히 커패시터를 이용했으나 면적이 크고 효과가 좋지 않다는 단점이 있다. 본 논문에서는 Transmission Gate를 이용한 reference fluctuation 감쇄 회로를 제안하고 흔들림 현상이 크게 개선되었음을 정량적 분석 및 측정을 통하여 증명하였다. 제안하는 회로의 측정을 위해 6bit의 해상도를 갖는 2GSPS CMOS A/D 변환기를 설계 및 제작하였다. 제작된 A/D 변환기를 이용하여 Reference 전압이 40mV의 흔들림이 있음에도 원하는 범위 내에서 동작함을 측정하였다. 본 연구에서는 1.8V $0.18{\mu}m$ 1-poly 5-metal N-well CMOS 공정을 사용하였고, 소비전력은 145mW로 Full Flash 변환기에 비해 낮았다. 실제 제작된 칩의 SNDR은 약 36.25dB로 측정되었고, INL과 DNL은 각각 ${\pm}0.5$ LSB 이하로 나타났다. 유효칩 면적은 $997um\times1040um$ 이었다.

• 전자공학회논문지SC
• /
• 제39권3호
• /
• pp.201-210
• /
• 2002

본 논문에서는 뉴런모스를 사용한 다운리터럴(Down-Literal) 회로블록과 전류미러 스위치 블록을 사용하여 3.3(V)의 저전력과 고속에서 동작하는 4치 아날로그 변환기(Quartenary to Analog Converter : QAC)를 설계하였다. 다운리터럴 회로를 사용하여 4치입력을 전류미러 스위치의 제어신호로 전환하고 전류미러 스위치는 4치입력에 해당하는 아날로그 신호를 출력한다. 제안된 구조로 설계된 QAC는 고속의 정착시간과 저전력소모의 특징을 가지며 CMOS 0.35㎛ n-well 공정을 사용한 실험 결과를 통해서 3.3(V)의 단일 전원을 사용하여 6MHz의 표본속도와 24.5mW의 전력소모를 확인한다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2009년도 추계학술발표대회
• /
• pp.405-406
• /
• 2009

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 저 전력 특성을 갖는 4-2 compressor 구조를 제안한다. 제안한 회로는 한 개의 전가산기와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 14개 감소하였으며, 6.3%의 전력소모가 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

• 전자공학회논문지
• /
• 제53권3호
• /
• pp.46-55
• /
• 2016

본 논문에서는 IF 대역의 고속 신호처리 시스템 응용을 위해 높은 동적성능을 가지는 13비트 100MS/s ADC를 제안한다. 제안하는 ADC는 45nm CMOS 공정에서 동작 사양을 최적화하기 위해 4단 파이프라인 구조를 기반으로 하며, 광대역 고속 샘플링 입력단을 가진 SHA 회로는 샘플링 주파수를 상회하는 높은 주파수의 입력신호를 적절히 처리한다. 입력단 SHA 및 MDAC 증폭기는 요구되는 DC 이득 및 넓은 신호범위를 얻기 위해 이득-부스팅 회로 기반의 2단 증폭기 구조를 가지며, 바이어스 회로 및 증폭기에 사용되는 소자는 부정합을 최소화하기 위해 동일한 크기의 단위 소자를 반복적으로 사용하여 설계하였다. 한편, 온-칩 기준전류 및 전압회로에는 배치설계 상에서 별도의 아날로그 전원전압을 사용하여 고속 동작 시 인접 회로 블록에서 발생하는 잡음 및 간섭에 의한 성능저하를 줄였다. 또한, 미세공정상의 잠재적인 불완전성에 의한 성능저하를 완화하기 위해 다양한 아날로그 배치설계 기법을 적용하였으며, 전체 ADC 칩은 $0.70mm^2$의 면적을 차지한다. 시제품 ADC는 45nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.77LSB, 1.57LSB의 값을 가지며, 동적성능은 100MS/s 동작 속도에서 각각 최대 64.2dB의 SNDR과 78.4dB의 SFDR을 보여준다. 본 시제품 ADC는 $2.0V_{PP}$의 넓은 입력신호범위를 처리하는 동시에 IF 대역에서 높은 동적성능을 확보하기 위해 사용공정상의 최소 채널 길이가 아닌 긴 채널 기반의 소자를 사용하며, 2.5V의 아날로그 전압, 2.5V 및 1.1V 두 종류의 디지털 전원전압을 사용하는 조건에서 총 425.0mW의 전력을 소모한다.

• 한국전자통신학회논문지
• /
• 제18권5호
• /
• pp.777-784
• /
• 2023

감지 증폭기는 메모리 설계에 필수적인 주변 회로로서, 작은 차동 입력 신호를 감지하여 디지털 신호로 증폭하기 위해 사용된다. 본 논문에서는 인 메모리 컴퓨팅 회로에서 활용 가능한 고속 감지 증폭기를 제안하였다. 제안하는 회로는 추가적인 방전 경로를 제공하는 트랜지스터 Mtail을 통해 감지 지연 시간을 감소시키고, m-GDI(:modified Gate Diffusion Input)를 적용하여 감지 증폭기의 회로 성능을 개선하였다. 기존 구조와 비교했을 때 감지 지연 시간은 16.82% 감소하였으며, PDP(: Power Delay Product)는 17.23%, EDP(: Energy Delay Product)은 31.1%가 감소하는 결과를 보였다. 제안하는 회로는 TSMC의 65nm CMOS 공정을 사용하여 구현하였으며 SPECTRE 시뮬레이션을 통해 본 연구의 타당성을 검증하였다.

• 대한전자공학회논문지SD
• /
• 제39권7호
• /
• pp.57-65
• /
• 2002

본 논문에서는 CMOS로 구현된 2.5v 10-bit 300MSPS의 D/A 변환기를 제안하였다. 이를 위해 전체구조는 고속동작에 유리한 전류구동 방식의 8+2 분할 타입으로 상위 8-bit은 Thermometer Code 기법을 이용한 전류셀 매트릭스(Current Cell Matrix)로, 하위 2-bit은 이진 가중 전류열(Binary Weighted Current Array)로 설계하였다. 우수한 다이내믹 특성 및 고속 동작을 만족시키기 위해 낮은 글리치 에너지를 갖는 새로운 전류셀과 BDD(Binary Decision Diagram)에 의한 논리합성 기법을 활용한 새로운 역 Thermometer Decoder를 제안하였다. 제안된 DAC는 $0.25{\mu}m$, 1-Poly, 5-Metal, n-well CMOS 공정으로 제작되었으며, 유효 칩 면적은 $1.56mm^2$이고, 2.5V의 전원전압에서 84mW의 전력소모를 나타내었다. 모의실험 및 측정을 통해 최대 글리치 에너지는 0.9pVsec@fs=100MHz, 15pVsec@fs=300MHz로 나타났다. 또한 출력 주파수가 1MHz, 샘플링 주파수가 300MHz에서의 INL과 DNL은 약 ${\pm}$1.5LSB 이내로, SFDR은 45dB로 측정되었다.

• 전자공학회논문지C
• /
• 제36C권12호
• /
• pp.20-26
• /
• 1999

QPSK 통신 방식의 고속 통신 단말기에 필요한 저 전력 3V 6-bit 100MSPS CMOS ADC를 설계하였다. 제안된 ADC는 폴딩 블록, 래치 블록과 디지털 블록으로 구성하였다. 인터폴레이션 블록에서 pMOS를 전류원과 캐스코드형태로 합성하여 기존의 블록보다 선형적인 폴딩신호를 얻었으며 Kickback를 감소시키는 새로운 래치구조로 고속 ADC를 구현하였다. 설계된 칩의 Post-layout 시뮬레이션을 통하여 각 부분의 성능을 평가하였으며, 0.65um 2-poly 2-metal CMOS 공정으로 칩을 제작하였다. 제작된 칩은 대략 $1500{\mu}m{\times}1000{\mu}m$의 유효 칩 면적을 가지며, 실험결과 100MSPS의 속도로 3V 전원에서 40mW의 전력을 소모하며 INL은 ${\pm}0.6LSB$ 이내, DNL은 ${\pm}0.5LSB$ 이내, SNDR은 10MHz 입력 주파수에서 약 33dB의 실험결과를 얻었다.

• 한국정보처리학회논문지
• /
• 제7권1호
• /
• pp.235-244
• /
• 2000

본 연구에서 PLL을 이용한 고속 마이크로프로세서용 클럭발생회로를 설계하였다. 이 회로는 32MHz${\sim}$1GHz 클럭을 발생시키며 마이크로프로세서내에 내장될 수 있다. 동적 차동래치를 사용하여 고속 D Flip-Flop을 설게하였고 이에 의거한 새로운 형태의 위상주파수 검출기를 제시하였다. 이 검출기는 위상민감도오차가 매우 적으며 이를 사용한 PLL은 위상오차가 적은 우수한 위상특성을 지닌다. 또한 전압제어발진기 VCO의 선형적 제어를 위하여 전압-전류 변환기가 구동하는 전류제어 발진기로 구성된 새로운 구조의 VCO를 제시하였다. 이러한 PLL에서 제어전압 범위를 1V${\sim}$5V로 넓히고 발생클럭의 주파수를 32 MHz${\sim}$1 GHz로 증가시킬 수 있었다. 클럭발생회로는 $0.65\;{\mu}m$ CMOS 기술을 이용하여 설계하였다. 이 회로는 $1.1\;{\mu}s$의 lock-in 시간과 20mW 이하의 전력소비를 갖는다.