• 전기전자학회논문지
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• 제19권3호
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• pp.424-430
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• 2015

본 논문은 CFB(Cipher Feedback) 모드에 기반한 2 차원 페이지 데이터의 광학적 암호화 응용 시스템을 제안한다. 광학적으로 구현된 CFB 암호화 시스템은 2 차원 페이지 데이터 암호화를 위해 자유공간 광 연결 이중 인코딩 기법을 이용한다. 또한, 제안된 방법은 기존의 1 차원 암호화키를 처리하는 CFB 방식보다 2 차원 페이지 단위로 배열된 매우 큰 암호화키를 제공하기 때문에 암호강도가 한층 더 강화된 암호화 시스템을 구현한다. 제안한 CFB 알고리즘의 성능을 검증하기 위해 컴퓨터 시뮬레이션을 통하여 2 차원 페이지 데이터의 암호화 및 복호화 과정을 보여주고 오차 분석을 수행하였다. 시뮬레이션 결과, 제안한 CFB 방식은 기존의 1 차원 블록 방식보다 데이터 처리용량과 긴 암호화키를 가지는 강력한 광학적 페이지 암호화 시스템을 가능하게 한다.

• Current Optics and Photonics
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• 제5권2호
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• pp.155-163
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• 2021

We propose a novel optical encryption scheme for cipher-feedback-block (CFB) mode, capable of encrypting two-dimensional (2D) page data with the use of two-step phase-shifting digital interferometry utilizing orthogonal polarization, in which the CFB algorithm is modified into an optical method to enhance security. The encryption is performed in the Fourier domain to record interferograms on charge-coupled devices (CCD)s with 256 quantized gray levels. A page of plaintext is encrypted into digital interferograms of ciphertexts, which are transmitted over a digital information network and then can be decrypted by digital computation according to the given CFB algorithm. The encryption key used in the decryption procedure and the plaintext are reconstructed by dual phase-shifting interferometry, providing high security in the cryptosystem. Also, each plaintext is sequentially encrypted using different encryption keys. The random-phase mask attached to the plaintext provides resistance against possible attacks. The feasibility and reliability of the proposed CFB method are verified and analyzed with numerical simulations.

• 한국정보통신학회논문지
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• 제9권7호
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• pp.1419-1424
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• 2005

본 논문에서는 통신 채널의 오류로 인하여 통신 단말간에 서로 송수신되는 정보중에 임의의 비트가 삭제되거나 추가되어 암호 알고리즘을 사용하여 통신이 불가능해지는 경우, 이를 극복하기 위한 기법으로 Statistical CFB 방식의 암호 알고리즘을 제안한다. 먼저, 비트 삽입 또는 비트 삭제 발생 시 오류 전파의 영향을 수학적으로 모델링하여 이론적인 Statistical CFB 암호 알고리즘의 성능을 분석한다. 이 경우, Statistical CFB 방식의 성능을 결정하는 요소인 농기 패턴의 길이와 피프백되는 키의 길이를 변화해가며 분석하도록 한다. 또한 이론적인 분석과 함께 실제로 특정 길이의 동기 패턴과 피드백되는 키를 선택한 후, Statistical CFB 방식을 적용한 암호 알고리즘을 사용하여 성능을 분석하였다. 이를 이론적인 분석 결과와 비교하여 제안된 암호 알고리즘의 타당성을 검증한다.

• 정보보호학회논문지
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• 제17권1호
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• pp.103-107
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• 2007

본 논문에서는 JCCI 2003에 제안된 새로운 인증-암호화 모드 $NAE^{[1]}$에 대한 위조 공격을 제안한다. NAE는 CFB 모드와 CTR 모드를 결합시킨 변형된 형태로, 하나의 기반이 되는 블록암호 키를 가지고 최소한으로 블록암호를 호출하는 인증-암호화 기법이다. 그러나 본 논문에서는 단순 암호문 조작으로 NAE에 대해 유효한 암호문-태그 쌍을 생성할 수 있음을 보인다.

• 전기전자학회논문지
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• 제22권2호
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• pp.233-241
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• 2018

블록암호 알고리듬 ARIA, AES를 기반으로 GCM (Galois/Counter Mode) 인증암호를 지원하는 암호 프로세서를 경량화 구현하였다. 설계된 암호 프로세서는 블록암호를 위한 128 비트, 256 비트의 두 가지 키 길이와 5가지의 기밀성 운영모드 (ECB, CBC, OFB, CFB, CTR)도 지원한다. 알고리듬 특성을 기반으로 ARIA와 AES를 단일 하드웨어로 통합하여 구현하였으며, CTR 암호연산과 GHASH 연산의 효율적인 동시 처리를 위해 $128{\times}12$ 비트의 부분 병렬 GF (Galois field) 곱셈기를 적용하여 전체적인 성능 최적화를 이루었다. ARIA/AES-GCM 인증암호 프로세서를 FPGA로 구현하여 하드웨어 동작을 확인하였으며, 180 nm CMOS 셀 라이브러리로 합성한 결과 60,800 GE로 구현되었다. 최대 동작 주파수 95 MHz에서 키 길이에 따라 AES 블록암호는 1,105 Mbps와 810 Mbps, ARIA 블록암호는 935 Mbps와 715 Mbps, 그리고 GCM 인증암호는 138~184 Mbps의 성능을 갖는 것으로 평가되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.169-172
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• 2000

This paper describes design of cryptographic processor which can execute SEED, DES, and triple DES encryption algorithm. To satisfy flexible architecture and area-efficient structure, the processor has I unrolled loop structure with hardware sharing and can support four standard mode, such as ECB, CBC, CFB, and OFB modes. To reduce overhead of key computation, the precomputation technique is used. Also to eliminate increase of processing time due to data input and output time, background I/O technique is used which data input and output operation execute in parallel with encryption operation of cryptographic processor. The cryptographic processor is designed using 2.5V 0.25 $\mu\textrm{m}$ CMOS technology and consists of about 34.8K gates. Its peak performances is about 250 Mbps under 100 Mhz ECB SEED mode and 125 Mbps under 100 Mhz triple DES mode.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 2000년도 춘계학술발표논문집
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• pp.117-120
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• 2000

This paper describe VLSL design of crytographic processor which can execute triple DES and DES encryption algorithm. To satisfy flexible architecture and area-efficient structure, the processor has 1 unrolled loop structure without pipeline and can support four standard mode, such as ECB, CBC, CFB, and OFB modes. To reduce overhead of key computation , the key precomputation technique is used. Also to eliminate increase of processing time due to data input and output time, background I/O techniques is used which data input and output operation execute in parallel with encryption operation of cryptographic processor. The cryptographic processor is implemented using Altera EPF10K40RC208-4 devices and has peak performance of about 75 Mbps under 20 Mhz ECB DES mode and 25 Mbps uder 20 Mhz triple DES mode.

• 한국항공우주학회지
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• 제31권10호
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• pp.89-96
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• 2003

본 연구에서는 정지궤도 통신위성의 보안을 위해 CCSDS 원격명령(Telecommand) 암호복호기를 구현하였다. CCSDS 원격명령 데이터링크(Datalink)의 보안 기밀성(Confidentiality)을 위해 데이터링크 계층(Layer)내의 트랜스퍼 부계층(Transfer Sublayer) 다음에서 암호화를 행하는 Option-A를 선정하고 64-비트 코드블록(Codeblock)에서 56-비트 데이터 비트의 암호화를 위해 DES CFB 모드를 사용하였다. A54X32 FPGA에 구현된 DES CFB 로직은 원격명령 암호복호기의 기능 검증을 위한 인터페이스 및 제어 로직과 함께 PCB 보드에 구현하였다. 기능시험용 PC를 사용하여 암호화된 원격명령을 생성하고 암호복호기에 전송한 뒤 복호화한 뒤 기능시험용 PC에 피드백하고 전송한 코드블록과 비교한다. 수행코드에 해당하는 릴레이 구동에 의한 LED ON 동작 및 측정된 코드블록 파형과 시뮬레이션 파형의 비교를 통해 원격명령 암호복호기의 기능을 검증하였다.

• 한국광학회지
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• 제24권5호
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• pp.262-270
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• 2013

본 논문에서는 블록암호화의 CBC(Cipher Block Chaining) 방식을 광학적인 XOR 연산을 이용하여 새로운 변형된 CBC 암호화 및 복호화 시스템을 제안한다. 제안한 방법은 광학적 XOR 연산의 병렬 처리를 위해 이중 인코딩 방법과 자유 공간 연결 광논리 게이트 방법을 사용한다. 또한 제안된 XOR 연산 기반의 CBC 암호화 방식의 광학적 구성도를 공학적으로 실제 제작 구현 가능한 광 모듈 형태의 광 암호화/복호화 장치로 제안한다. 제안된 방법은 기존의 CBC 방식을 광학적으로 구현했기 때문에 기존의 전자적인 CBC 방식의 장점과 광학적인 고속성과 병렬 처리의 특성으로 인해 많은 정보를 빠른 속도로 암호화 및 복호화가 가능하다. 또한, 광 병렬 처리의 특성상 데이터가 2차원으로 배열되어 데이타 크기가 증가된 평문 데이터와 암호키를 사용함으로써 기존의 전자적 CBC 방식보다도 한층 더 암호 강도가 강력해진 암호화 시스템을 제공한다. 컴퓨터 시뮬레이션 결과는 제안한 기법이 CBC 모드의 암호화 및 복호화 과정에 효율적임을 보여준다. 한편 제안된 방식은 CBC 방식 외에 ECB(Electronic Code Book) 방식과 CFB(Cipher Feedback Block) 방식에도 적용할 수 있다.

• 한국통신학회논문지
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• 제25권9B호
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• pp.1609-1617
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• 2000

본 논문에서는 SEED 알고리즘을 구현하는 암호 보조 프로세서를 설계하였다. 속도 와 면적 사이의 상반 관계를 고려하여, 암호 보조 프로세서는 1 라운드 동작을 3개의 부분 라운도로 나누고, 클럭마다 하나의 부분 라운드를 수행하는 구조를 갖는다. 동작속도를 향상시키기 위해서 암호 및 복호 동작의 라운드 키를 온라인 사전 계산 기법을 사용하여 계산하였으며, 다양한 분야에 응용할 수 있도록 4가지 동작 모드를 지원한다. 그리고 데이터의 외부 입출력 동작에 따른 성능 저하 문제를 제거하기 위해, 암호 보조 프로세서의 암.복호 동작과 데이터의 입출력 동작을 병렬로 수행하는 방식을 사용하였다. 설계한 암호 보조 프로세서는 $0.25{\mu}m$ CMOS 공정으로 설계되었으며, 설계된 회로는 약 29,300개의 게이트로 구성되며, 100 Mhz 동작 주파수와 ECB 동작 모드 조건에서 약 237 Mbps의 암.복호율의 성능을 얻을 수 있었다.