• 한국통신학회논문지
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• 제23권4호
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• pp.873-892
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• 1998

본 논문은 광대역 ISDN에서 사용될 수 있는 멸티미디어 통신단말의 구조를 제안하였다. 제안한 구조는 ITU-T, Digital Audio-Visual Council(DAVIC), A TM Forum 등의 국제, 사설 표준기구에서 권고하고 있는 멀티미디어단말 및 서비스를 분석한 결과이며, 기존 통신단말과의 연동을 보장하며, 현재 및 미래의 멀티미디어 응용서비스에 유연하게 대처할 수 있는 구조를 갖도록 하였다. 제안한 구조에 따라 설계된 서비스 통합형 멀티미디어 통선단말은 범용 PC에 탑재되는 멸티미디어 처리보드와 ATM 접속보드로 나누어 구현하였다. 구현된 서비스 통합형 멸티미디어 통신단말은 검색, 분배형 통신서비스와 대화형 통신서비스를 동시에 제공하는 것이 가능하며, 이에 따르는 서비스 별의 기능시험을 수행하였다.

• 한국통신학회논문지
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• 제33권6C호
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• pp.498-504
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• 2008

본 논문에서는 OFDM 통신 시스템을 위한 효율적인 신호처리 하드웨어 플랫폼을 제안한다. 하드웨어 플랫폼은 신호처리자원으로 한 개의 FPGA와 8,000 MIPS의 성능을 갖는 두 개의 DSP 프로세서를 내장하고 있으며, 최대 125 MHz의 샘플링 속도를 지원하는 두 채널의 AD와 DA 변환기를 내장하고 있다. 또한, 유연한 데이터 버스 구조로 설계되어 OFDM 통신 시스템을 위한 다양한 신호처리 알고리즘을 하드웨어로 구현하여 실험적으로 검증할 수 있다. 개발된 신호처리 하드웨어 플랫폼을 이용하여 IEEE 802.16 OFDM 소프트웨어 모뎀을 실시간 처리 가능하도록 구현하여, 개발된 신호처리 하드웨어 플랫폼의 효율성을 검증하였다.

• 한국정보처리학회논문지
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• 제6권9호
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• pp.2548-2557
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• 1999

평판 디스플레이 분야의 발달로 대형화와 고해상도화가 진행됨에 따라 이에 알맞은 새로운 개념의 평판 디스플레이를 위한 컨트롤러가 필요하게 되었다. 이에 본 논문에서는 평판 디스플레이 중에서 가장 많은 비중을 차지하는 TFT LCD를 위한 SXGA급 해상도를 지원하는 컨트롤러를 설계하였다. 병렬 버스 구조의 새로운 LCD 컨트롤러의 구조를 제시하였으며, 저해상도 화면을 SXGA급 해상도의 화면으로 확대할 수 있도록 설계하였다. 또한 Synopsys VHDL을 이용하여 제안한 컨트롤러의 기능 검증 및 회로 합성을 수행하였다.

• 한국조경학회지
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• 제28권2호
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• pp.18-27
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• 2000

The importance of constraints has been one of major issues in recreation for prediction of choice behavior; however, traditional conjoint choice model did not consider the effects of these variables or fail to integrate them into choice model adequately. The purposes of this research are (a) to estimate the effects of constraints in theme park choice behavior by the constraints-induced conjoint choice model, and (b) to test additional explanatory power of the additional constraints in this suggested model against the more parsimonious traditional model. A leading polling agency was employed to select respondents. Both alternative generating and choice set generating fractional factorial design were conducted to meet the necessary and sufficient conditions for calibration of the constraints-induced conjoint choice model. Th alternative-specific model was calibrated. The log-likelihood ratio test revealed that suggested model was accepted in the favor of the traditional model, and the goodness-of-fit($\rho$$^2$) of suggested and traditional model was 0.48427 and 0.47950, respectively. There was no difference between traditional and suggested model in estimates of attribute levels of car and shuttle bus because alternatives were created to estimate the effects of constraints independently from mode related variables. Most parameters values of constraints had the expected sign and magnitude: the results reflected the characteristics of the theme parks, such as abundance of natural attractions and poor accessibility in Everland, location of major fun rides indoor in Lotte World, city park like characteristics of Dream Land, and traffic jams in Seoul. Instead of the multinomial logit model, the nested logit model is recommended for future researches because this model more reasonably reflects the real decision-making process in park choice. Development of new methodology too integrate this hierarchical decision-making into choice model is anticipated.

• Journal of Astronomy and Space Sciences
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• 제20권4호
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• pp.339-350
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• 2003

국가우주개발 중장기 계획의 일환으로 "통신방송위성(CBS: Communications and Broadcasting Satellite) 탑재체 개발 사업"이 한국전자통신연구원을 중심으로 국내산업체와 공동으로 추진되었다. 통신탑재체는 Ku대역 및 Ka대역 통신중계기와 안테나로 구성되며, 2000년 5월부터 2003년 4월까지 3년 동안 기술검증모델 탑재체가 개발되었다. 본 사업에서 통신방송위성을 위한 위성버스체는 개발되지 않으므로 위성을 이루는 통신탑재체와 버스체의 구성이 완벽하지 않았다. 이러한 문제를 해결하기 위해 위성버스체를 대신할 소프트웨어 위성시뮬레이터의 개발이 요구되었다. 개발에 적용된 위성버스체는 무궁화위성 버스체를 그 대상 모델로 가정하였다. 독립적으로 존재하는 하드웨어 통신탑재체와 소프트웨어 위성시뮬레이터의 연동은 통신탑재체의 기능 시험 및 검증을 목적으로 개발된 전기적 지상시험장치(EGSE: Electrical Ground Support Equipment)의 전력, 원격명령 및 원격측정 시스템(PCTS: Power, Command and Telemetry System)을 통해 이루어지도록 설계되었다. 이러한 시스템 개발을 통해 하드웨어 통신탑재체와 실시간으로 연동되는 Hardware-in-the-loop(HITL) 통신방송위성 시뮬레이터(CBSSIM: CBS Simulator)를 구현하였다. CBSSIM의 위성버스체 모델은 모멘텀 바이어스 삼축 안정화 방식의 정지궤도 위성이고, CBSSIM은 PCTS와 TCP/IP로 연결되고, 통신탑재체는 DC하니스 및 MIL-STD-1553B로 PCTS와 연결된다. CBSSIM은 실시간 처리부을 통해 통신탑재체와 위성버스체 모델로 원격명령을 전송하며, 통신중계기로부터 실제 원격측정 자료와 위성버스체 모델로부터 생성된 원격측정 자료를 수집한다. CBSSIM은 다양한 그래픽 사용자 인터페이스(GUI: Graphic User Interface)를 통해 위성의 상태를 감시할 수 있으며, 통신위성의 발사 전후 및 궤도 운용시의 상태를 모사할 수 있다. 본 논문에서는 객체지향 기법에 의해 위성버스체를 모사한 CBSSIM과 통신탑재체 및 통신탑재체와 CBSSIM을 연동시키는 PCTS를 포함한 HITL시뮬레이터의 설계 및 구현 내용에 관해 기술한다.에 관해 기술한다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}

• 한국지능시스템학회논문지
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• 제8권5호
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• pp.83-97
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• 1998

본 논문은 저비용이면서 정확한 제어를 수행하는 새로운 퍼지 제어기의 VHDL 설계 및 FPGA 구현을 자동적으로 수행하는 통합 개발환경(IDE : Integrated Development Environment)을 다룬다. 이를 위해 FLC의 자동 설계 및 구현의전 과정을 하나의 환경 내에서 개발 가능하게 하는 퍼지 제어기 자동 설계 및 구현 시스템(FLC Automatic Design and Implementations Station : FADIS)을 개발하였는데 이 시스템은 다음 기능을 포함한다. (1) 원하는 퍼지 제어기의 설계 파라메터를 입력받아 이로부터 FLC를 구성하는 각 모듈의 VHDL 코드를 자동적으로 생성한다. (2) 생성된 각 모듈의 VHDL 코드가 원하는 동작을 수행하는지를 Synopsys사의 VHDL Simulator상에서 시뮬레이션을 수행한다. (3) Synopsys사의 FPGA Compiler에 의해 VHDL 코드를 합성하여 FLC의 각 구성 모듈을 얻는다. (4) 합성된 모듈은 Xilinx사의 XactStep 6.0에 의해 최적화 및 배치, 배선이 이루어진다. (5) 얻어진 Xilinx rawbit파일은 VCC사의 r2h에 의해 C언어의 header파일 형태의 하드웨어 object 로 변환된다. (6) 하드웨어 object를 포함하는 응용 제어 프로그램의 실행파일을 재구성 가능한 FPGA시스템 상에 다운로드한다. (7) 구현된 FLC의 동작 과정은 구현된 FLC와 제어 target사이의 상호통신에 의해 모니터링한다. 트럭 후진 주차 제어에 사용하는 퍼지 제어기 설계 및 구현의 전 과정을 FADIS상에서 수행하여 FADIS가 완전하게 동작하는지를 확인하였으며, FCL를 FPGA상에 구현함에 따른 제어 시간의단축을 다른 구현의 경우와 비교하였다.

• 한국조명전기설비학회:학술대회논문집
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• 한국조명전기설비학회 2004년도 학술대회 논문집
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• pp.371-374
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• 2004

Induction motors are a critical component of many industrial processes and are frequently integrated in commercially available equipment. Safety, reliability, efficiency, and performance are some of the major concerns of induction motor applications. Preventive maintenance of induction motors has been a topic great interest to industry because of their wide range application of industry. Since the use of mechanical sensors, such as vibration probes, strain gauges, and accelerometers is often impractical, the motor current signature analysis (MACA) techniques have gained murk popularity as diagnostic tool. Fault tolerant control (FTC) strives to make the system stable and retain acceptable performance under the system faults. All present FTC method can be classified into two groups. The first group is based on fault detection and diagnostics (FDD). The second group is independent of FDD and includes methods such as integrity control, reliable stabilization and simultaneous stabilization. This paper presents the fundamental FDD-based FTC methods, which are capable of on-line detection and diagnose of the induction motors. Therefore, our group has developed the embedded distributed fault tolerant and fault diagnosis system for industrial motor. This paper presents its architecture. These mechanisms are based on two 32-bit DSPs and each TMS320F2407 DSP module is checking stator current, voltage, temperatures, vibration and speed of the motor. The DSPs share information from each sensor or DSP through DPRAM with hardware implemented semaphore. And it communicates the motor status through field bus (CAN, RS485). From the designed system, we get primitive sensors data for the case of normal condition and two abnormal conditions of 3 phase induction motor control system is implemented. This paper is the first step to drive multi-motors with serial communication which can satisfy the real time operation using CAN protocol.

• 한국항행학회논문지
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• 제13권4호
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• pp.509-514
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• 2009

본 논문에서는 DDR-1 메모리와 PCI-e 인터페이스를 이용하는 256 GB DRAM 기반의 SSD 스토리지를 설계 분석하였다. SSD는 주 저장매체로써 DRAM 이나 NAND Flash 를 사용하는 스토리지로써 메모리칩으로부터 직접 데이터를 처리할 수 있기 때문에 종래의 HDD의 기계적인 처리속도보다 매우 고속인 장점이 있다. 설계된 DRAM 기반 SSD 시스템은 복수 개의 RAM 디스크를 데이터 저장매체로 사용하며, PCI-e 인터페이스 버스를 각 메모리디스크의 통신 경로로 사용하여 고속의 데이터 처리가 가능한 구조이다. 실험을 위하여 UNIX 및 Windows/Linux 서버, SAN Switch, Ethernet Switch를 이용한 실험시스템을 구성하고 IOmeter 를 이용하여 IOPS(Input output Per Second)와 대역폭 성능을 측정하였으며 측정결과에서 DDR-1 SSD는 470,000의 IOPS와 800MB/sec로 HDD 나 Flash-based SSD 에 비하여 높은 대역폭이 나타남을 확인하였다.

• 한국전자통신학회논문지
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• 제9권12호
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• pp.1345-1352
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• 2014

최근에 SoC 버스구조의 대안으로 NoC가 대두되고 있으며, NoC에서 다중클럭이 사용되어 클럭의 주파수는 같지만 clock skew 등으로 인한 위상차이가 발생하므로 데이터 전송 시에 클럭에 대한 동기회로가 사용되고 있다. 본 논문에서는 NoC 클럭의 위상차가 발생하는 경우 데이터의 손실이 발생할 수 있는 불안정상태 (metastability)를 정의하고 분석한다. 180nm CMOS 공정 파라미터를 사용하여 래치와 플립플롭을 설계하고, 1GHz 클럭을 사용하여 모의실험을 수행하였다. 모의실험 결과에서 출력에 로직 1과 0이 아닌 중간 값을 가지는 불안정상태를 래치와 플립플롭에서 확인하였다. 그리고 불안정상태 값이 상당히 긴 시간 동안 존재하여 온도, 공정변수, 전원 크기 등의 주변 환경에 의하여 출력 값이 변할 수 있어 입력값을 손실할 수 있다는 것을 확인하였으며, 이러한 결과는 NoC에서 위상차 동기회로 설계 시에 유용하게 사용될 수 있을 것이다.