• 디지털콘텐츠학회 논문지
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• 제15권4호
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• pp.481-489
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• 2014

본 논문에서는 차단전력문턱치에 의해 대기전력을 감소시키는 자동대기전력 차단콘센트를 구현하였다. 여기서 대기전력은 사용하고 있지 않은 전자제품에 콘센트가 꽂아져 있는 경우, 흐르는 전력을 뜻한다. 제안한 콘센트의 경우 PC(Personal Computer)나 모바일 폰과 같은 스마트 기기로 실시간 전력량을 확인 할 수 있을 뿐만 아니라 차단전력문턱치를 직접 제어할 수 있기 때문에 어떤 전자기기든 각 대기 전력에 맞게 차단전력문턱치를 설정하여 확실하게 대기전력을 차단할 수 있다. 소프트웨어는 비주얼 스튜디오, 코드 비젼, SN8 C 스튜디오로 코딩을 했으며, 하드웨어는 크게 ATmega128, SN8F27E93S, USB to UART, 릴레이로 구성되어 있다. 모의실험결과, 제안된 방법과 기존 방법에서 먼저 휴대폰을 비교해보면 대기전력값이 큰 차이가 없지만 컴퓨터, 에어컨, 특히 셋톱박스의 경우에는 기존 방법에 의한 대기 전력이 제안된 시스템에 의한 대기전력보다 많은 소모됨을 알 수 있다. 따라서 제안된 차단콘센트는 대기전력 측면에서 우수한 성능을 나타냄을 알 수 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2009년도 하계학술대회 논문집
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• pp.14-15
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• 2009

Insulated Gate Bipolar Transistor(IGBTs) are widely used in power device industry. However, to improve the breakdown voltage, IGBTs are suffered from increasing on-state voltage drop due to structural design. In this paper, the new structure is proposed to solve this problem. The proposed structure has double p-floating layer inserted in n-drift layer. The p-floating layers improve the breakdown voltage compared to conventional IGBT without change of other electrical characteristics such as on-state voltage drop and threshold voltage. this is because the p-floating layers expand electric field distribution at blocking state. A electrical characteristic of proposed structure is analyzed by using simulators such as TSUPREM and MEDICI. As a result, on-state voltage drop and threshold voltage are same to a conventional TIGBT, but breakdown voltage is improved to 16%.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2010년도 하계학술대회 논문집
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• pp.350-350
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• 2010

Silicon carbide (SiC), one of the well known wide band gap semiconductors, shows high thermal conductivities, chemical inertness and breakdown energies. The design of normally-off 4H-SiC VJFETs [1] has been reported and 4H-SiC VJFETs with different lateral JFET channel opening dimensions have been studied [2]. In this work, 4H-SiC based VJFETs has been designed using the device simulator (ATLAS, Silvaco Data System, Inc). We varied the n-epi layer thickness (from $6\;{\mu}m$ to $10\;{\mu}m$) and the channel width (from $0.9\;{\mu}m$ to $1.2\;{\mu}m$), and investigated the static characteristics as blocking voltages, threshold voltages, on-resistances. We have shown that silicon carbide JFET structures of highly intensified blocking voltages with optimized figures of merit can thus be achieved by adjusting the epi layer thickness and channel width.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 추계학술대회 논문집 전력기술부문
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• pp.274-276
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• 2002

This paper proposes a current differential relaying algorithm for power transformers using the third difference function of a differential current. The algorithm observes the instants when the wave-shape of the differential current is changed due to the change of the magnetization inductance. If the value of the third difference is bigger than the threshold, the output of a current differential relay is blocked for a cycle. In the cases of magnetic inrush and overexcitation, the blocking signal is maintained: however, for internal faults, reset in a cycle. The test results clearly show that the algorithm successfully distinguishes internal faults from magnetizing inrush.

• 한국전기전자재료학회논문지
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• 제15권10호
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• pp.831-837
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• 2002

Scaled SONOS transistors have been fabricated by 0.35$\mu\textrm{m}$ CMOS standard logic process. The thickness of stacked ONO(blocking oxide, memory nitride, tunnel oxide) gate insulators measured by TEM are 2.5 nm, 4.0 nm and 2.4 nm, respectively. The SONOS memories have shown low programming voltages of ${\pm}$8.5 V and long-term retention of 10-year Even after 2 ${\times}$ 10$\^$5/ program/erase cycles, the leakage current of unselected transistor in the erased state was low enough that there was no error in read operation and we could distinguish the programmed state from the erased states precisely The tight distribution of the threshold voltages in the programmed and the erased states could remove complex verifying process caused by over-erase in floating gate flash memory, which is one of the main advantages of the charge-trap type devices. A single power supply operation of 3 V and a high endurance of 1${\times}$10$\^$6/ cycles can be realized by the programming method for a flash-erased type EEPROM.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.20-27
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• 2010

본 논문에서는 고성능 H.264/AVC 복호기 설계를 위해 디블록킹 필터의 수행시간 단축과 저전력 설계를 위한 필터링 순서 및 효율적인 메모리 구조를 제안하고 5단 파이프라인으로 구성된 필터의 설계에 대해 기술한다. 디블록킹 필터는 블록 경계에서 발생하는 왜곡을 제거하여 영상의 화질을 개선시키지만 하나의 경계에 여러 번 필터링을 수행하여 많은 메모리 접근과 반복되는 연산과정이 수반된다. 따라서 본 논문에서는 메모리 접근과 필터 수행 사이클을 최소화하는 새로운 필터 순서를 제안 하고 반복되는 연산의 효율적 관리를 위해 파이프라인 구조를 적용하였다. 제안하는 디블록킹 필터는 메모리 읽기, 임계값 계산, 전처리 연산, 필터 연산, 메모리 쓰기로 구성된 5단 파이프라인으로 구현되어 순차적인 필터 연산에 병렬적 처리가 가능하며 각 단계에 클록 게이팅을 적용하여 하드웨어 자원에 불필요한 전력을 감소시켰다. 또한, 적은 내부 트랜스포지션 버퍼를 사용하면서 필터링 순서를 효율적으로 개선하여 필터 수행을 위한 메모리 접근과 수행 사이클을 감소시켰다. 제안하는 디블록킹 필터의 하드웨어는 Verilog HDL로 설계 하였으며 기존의 복호기에 통합하여 Modelsim 6.2g 시뮬레이터를 이용해 검증하였다. 입력으로는 표준 참조 소프트웨어 JM9.4 부호기를 통해 압축한 다양한 QCIF영상 샘플을 사용하였다. 기존 필터들과 수행 사이클을 비교한 결과, 제안하는 구조의 설계가 비교적 적은 트랜스포지션 버퍼를 사용했으며 최소 20%의 수행 사이클이 감소함을 확인하였다.

• 한국통신학회논문지
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• 제28권3A호
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• pp.129-139
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• 2003

호 수락제어 기법은 CDMA시스템에서 통화중인 호들의 통화품질을 보장하고 시스템의 용량을 증가시킬 수 있는 중요한 기법이다. 본 논문에서는 다중 종류의 문턱치를 사용한 호 수락제어 기법(MCAC : multiple thresholds CAC)을 제시하고 컴퓨터 시뮬레이션을 통하여 그 성능을 분석하였다. 이 기법에서는 두 가지 종류의 문턱치를 이용하여 새로운 호의 호 신청 수락여부를 결정한다. 첫 번째 문턱치는 통화중인 사용자의 수이고 두 번째 문턱치는 기지국에서 측정되는 신호-대-간섭비이다. 통화중인 사용자의 수가 시스템에서 새로운 사용자를 받아들일 수 있는 충분한 여유용량이 있다고 판단하는 문턱치보다 적으면 신호-대-간섭비를 측정하지 않고 직접 새로운 호의 호 신청을 수락하고 통화중인 사용자의 수가 시스템에서 통화품질을 만족할 수 없다고 판단하는 문턱치보다 많으면 새로운 호의 호 신청을 거절하도록 한다. 통화중인 사용자의 수가 두 문턱치사이에 위치하면 측정된 신호-대-간섭비에 근거하여 호 수락여부를 결정한다. 제안된 알고리즘의 성능평가를 위하여 시스템의 통화품질 저하확률(outage probability)과 호 차단확률(call blocking probability) 및 전 처리확률(pre-processing probability)을 이용하며 제안된 알고리즘의 성능을 기존에 제시된 사용자수에 기반한 알고리즘과 신호-대-간섭비에 기반한 알고리즘과 비교하도록 한다. 실험결과는 제안된 알고리즘이 기존의 신호-대-간섭비에 기반한 알고리즘의 우수한 성능을 유지하면서 호 수락 처리속도를 높일 수 있음을 보여준다.